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《Quartus常遇警告分析.pdf》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、Quartus常遇警告分析1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因:vectorsourcefile中時(shí)鐘敏感信號(hào)(如:數(shù)據(jù),允許端,清零,同步加載等)在時(shí)鐘的邊緣同時(shí)變化.而時(shí)鐘敏感信號(hào)是不能在時(shí)鐘邊沿變化的.其后果為導(dǎo)致結(jié)果不正確.措施:編輯vectorsourcefile2.VerilogHDLassignmentwarningat:truncatedwithsizetomatchsizeoftarget(原因:在HDL設(shè)計(jì)中對(duì)目標(biāo)的位數(shù)
2、進(jìn)行了設(shè)定,如:reg[4:0]a;而默認(rèn)為32位,將位數(shù)裁定到合適的大小措施:如果結(jié)果正確,無須加以修正,如果不想看到這個(gè)警告,可以改變?cè)O(shè)定的位數(shù)3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因:經(jīng)過綜合器優(yōu)化后,輸出端口已經(jīng)不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingr
3、esults原因:第9腳,空或接地或接上了電源措施:有時(shí)候定義了輸出端口,但輸出端直接賦‘0’,便會(huì)被接地,賦‘1’接電源.如果你的設(shè)計(jì)中這些端口就是這樣用的,那便可以不理會(huì)這些warning5.Foundpinsingasundefinedclocksand/ormemoryenables原因:是你作為時(shí)鐘的PIN沒有約束信息.可以對(duì)相應(yīng)的PIN做一下設(shè)定就行了.主要是指你的某些管腳在電路當(dāng)中起到了時(shí)鐘管腳的作用,比如flip-flop的clk管腳,而此管腳沒有時(shí)鐘約束,因此QuartusII把“clk”作為未定義的時(shí)鐘.措施:如果clk
4、不是時(shí)鐘,可以加“notclock”的約束;如果是,可以在clocksetting當(dāng)中加入;在某些對(duì)時(shí)鐘要求不很高的情況下,可以忽略此警告或在這里改:Assignments>Timinganalysissettings...>Individualclocks...>...6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因?yàn)镸AXII是比較新的元件在QuartusII中的時(shí)序并不是正式版的,要等ServicePack措施:只影響Quartus的Waveform7.Warn
5、ing:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFF8.Foundclockhightimeviolationat14.8nsonregister"
6、counter
7、lpm_counter:count1_rtl_0
8、dffs
9、[11]"原因:違反了steup/hold時(shí)間,應(yīng)該是后仿真,看看波形設(shè)置是否和時(shí)鐘沿符合steup/hold時(shí)間措施:在中間加個(gè)寄存器可能可以解決問題9.warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:時(shí)鐘抖動(dòng)大于數(shù)據(jù)延時(shí),當(dāng)時(shí)鐘很快,而if等類的層次過多就會(huì)出現(xiàn)這種問題,但這個(gè)問題多是在器件的最高頻率中才會(huì)出現(xiàn)措施:setting-->timingRequire
10、ments&Options-->Defaultrequiredfmax改小一些,如改到50MHZ10.Designcontainsinputpin(s)thatdonotdrivelogic原因:輸入引腳沒有驅(qū)動(dòng)邏輯(驅(qū)動(dòng)其他引腳),所有的輸入引腳需要有輸入邏輯措施:如果這種情況是故意的,無須理會(huì),如果非故意,輸入邏輯驅(qū)動(dòng).11.Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因:FF中輸入的PLS的保持時(shí)間過短措施:在FF中設(shè)置較高的時(shí)鐘頻率12.Warning:Fo
11、und10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffe
