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《基于FPGA的高速數(shù)據(jù)采集存儲系統(tǒng)設計-論文.pdf》由會員上傳分享，免費在線閱讀，更多相關內容在行業(yè)資料-天天文庫。
1、第38卷第1期電子器件Vo1．38No．12015年2月ChineseJournalofElectronDevicesFeb．2015DesignofHigh-SpeedAcquisitionandStorageSystemBasedonFPGARENYongfeng，ZHANGKaihua，CHENGHailiang(1．NationalKeyLaboratoryforElectronicMeasurementTechnology，NorthUniversityofChina，Taiyuan030051，
2、China；2．TheVehicleResearchInstituteofAerospaceLongMarch，Beijing100076，China)Abstract：Forthemissionofaircrafttoidentifytheexternalenvironmentandrecordtheparameters，amethodofthehigh—speeddataacquisitionandstoragesolutionswasproposedbasedonFPGA．Throughthereas
3、onablecircuitde-signoftheAD9254，realizedthehigh—speedacquisitionofthevideosignal，thesamplingrateis132Msample／s．CorrectingthelogiccontrolofFPGAbytheuseofstaticsimulation，andtheproblemofwrongdatacausedbythedistortionclockinFPGAwassolved．Two-stagepipelineofop
4、erationwouldbeusedatthestorageofdata，itcanbewrittenataspeedof62Mbyte／s．Thissystemhasbeentestedsuccessfullyinanengineeringpracticewithhighreli—abilityandstability．Keywords：highspeeddataacquisition；videosignal；staticsimulation；logiccontrol；datastorageEEACC：7
5、210Gdoi：10．3969／j．issn．1005-9490．2015．01．029基于FPGA的高速數(shù)據(jù)采集存儲系統(tǒng)設計任勇峰h，張凱華，程海亮(1．電子測試技術國家重點實驗室，中北大學，太原030051；2．北京航天長征飛行器研究所，北京100076)摘要：針對飛行器在飛行狀態(tài)下需要對外部環(huán)境進行識別和參數(shù)記錄任務，提出基于FPGA的高速數(shù)據(jù)采集存儲方案。通過對AD9254芯片前端電路進行合理設計，實現(xiàn)其對視頻信號的高速采集，采樣速率為132Msample／s。利用FPGA靜態(tài)仿真實現(xiàn)邏輯控制的修正
6、，解決了因內部時鐘傳輸占空比失真而導致誤碼產生的問題。數(shù)據(jù)存儲采用二級流水線的操作方式，寫速率可達62Mbyte／s。系統(tǒng)設備經地面聯(lián)試試驗已成功應用于工程實踐，具有較高的可靠性和穩(wěn)定性。關鍵詞：高速數(shù)據(jù)采集；視頻信號；靜態(tài)仿真；邏輯控制；數(shù)據(jù)存儲中圖分類號：TN92文獻標識碼：A文章編號：1005-9490(2015)01-0135-05高速數(shù)據(jù)采集系統(tǒng)主要是針對視頻圖像信號的儲器接收LVDS傳輸?shù)母咚贁?shù)據(jù)流，經接口電路還原，高速采集和數(shù)據(jù)存儲。采集記錄裝置應用于飛行器優(yōu)化，解串后通過FPGA邏輯控制存人
7、FLASH芯片，存在特定飛行狀態(tài)下對視頻信號的采集和記錄，可以完儲器容量為8Gbyte，存儲速度為62Mbyte／s，其外殼采成模擬信號的采樣和采樣數(shù)據(jù)的保存系統(tǒng)，屬于采集用高強度，抗過載的合金鋼，確保飛行器落地后能夠有存儲測試領域和高速固態(tài)記錄器的研究范疇¨。效回收，采編器不進行回收處理。方案設計原理框圖如圖1所示。1方案設計2高速數(shù)據(jù)采集電路設計采集記錄裝置由采編器、存儲器及傳輸電纜共同組成。采編器在配套地面測試臺控制信號(s、s、s，、根據(jù)采編器的功能需求，主處理器選用FPGA，s)的控制下，負責，、
8、Q通道視頻信號的高速采集、轉可有效實現(xiàn)對ADC采集數(shù)據(jù)的接收、分組及編碼。換，數(shù)字量信息包括時間參數(shù)等經FPGA編碼后由選用ADI公司的AD9254芯片_3J，該芯片具有單通LVDS傳送至存儲器存儲。設計采用l4位ADC，高8道模擬輸人，14位數(shù)字輸出，采用外部時鐘源，最大位進行采樣，采樣速率為132Msample／s，精度為0．4％。時鐘頻率為150MHz，有模擬和數(shù)字電源引腳，是一高速的數(shù)據(jù)采集能力對數(shù)據(jù)存儲
