基于fpga數(shù)字秒表設(shè)計(jì)畢業(yè)設(shè)計(jì)論文

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1、目錄1.秒表設(shè)計(jì)要求12.設(shè)計(jì)思路12.1功能模塊12.1.1分頻器12.1.2計(jì)數(shù)器12.1.3數(shù)據(jù)鎖存器12.1.4控制器12.1.5掃描顯示的控制電路22.1.6顯示電路32.1.7按鍵消抖電路33.電路實(shí)現(xiàn)44.程序仿真104.1分頻器104.1.1計(jì)數(shù)器電路綜合114.1.2計(jì)數(shù)器電路仿真114.2同步計(jì)數(shù)器134.2.1計(jì)數(shù)器實(shí)現(xiàn)134.2.2計(jì)數(shù)器仿真154.2.3同步計(jì)數(shù)器電路綜合174.3按鍵消抖電路184.3.1按鍵消抖電路實(shí)現(xiàn)184.3.2按鍵消抖電路仿真184.3.3按鍵消抖電路綜合2

2、04.4八段譯碼器204.4.1八段譯碼器實(shí)現(xiàn)204.4.2八段譯碼器仿真214.4.3八段譯碼器電路綜合224.5控制器234.5.1控制器234.5.1控制器仿真244.5.3控制器電路綜合255.2ViewTechnologySchematic:265.3管腳鎖定:276.實(shí)驗(yàn)結(jié)論271.秒表設(shè)計(jì)要求(1)秒表的計(jì)時(shí)范圍為00:00:00~59:59:99。(2)兩個(gè)按鈕開關(guān)Start/Stop和Split/Reset,控制秒表的啟動(dòng)、停止、分段和復(fù)位:在秒表已經(jīng)被復(fù)位的情況下,按下“Start/Sto

3、p”鍵,秒表開始計(jì)時(shí)。在秒表正常運(yùn)行的情況下,如果按下“Start/Stop”鍵,則秒表暫停計(jì)時(shí);再次按下該鍵,秒表繼續(xù)計(jì)時(shí)。在秒表正常運(yùn)行的情況下,如果按下“Split/Reset”鍵,顯示停止在按鍵時(shí)的時(shí)間,但秒表仍然在計(jì)時(shí);再次按下該鍵,秒表恢復(fù)正常顯示。在秒表暫停計(jì)時(shí)的情況下,按下“Split/Reset”鍵,秒表復(fù)位歸零。2.設(shè)計(jì)思路2.1功能模塊2.1.1分頻器對(duì)晶體振蕩器產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行分頻,產(chǎn)生時(shí)間基準(zhǔn)信號(hào)2.1.2計(jì)數(shù)器對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù),完成計(jì)時(shí)功能2.1.3數(shù)據(jù)鎖存器鎖存數(shù)據(jù)使顯示

4、保持暫停2.1.4控制器通過(guò)產(chǎn)生鎖存器的使能信號(hào)來(lái)控制計(jì)數(shù)器的運(yùn)行、停止以及復(fù)位設(shè)計(jì)分析:262.1.5掃描顯示的控制電路包括掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器,控制8個(gè)數(shù)碼管以掃描方式顯示計(jì)時(shí)結(jié)果,原理圖如下:26實(shí)驗(yàn)電路板上的按鍵2.1.6顯示電路2.1.7按鍵消抖電路消除按鍵輸入信號(hào)抖動(dòng)的影響,輸出單脈沖實(shí)驗(yàn)板上的數(shù)碼管為共陽(yáng)LED數(shù)碼管按鍵按下時(shí),F(xiàn)PGA的輸入為低電平;松開按鍵時(shí),F(xiàn)PGA的輸入為高電平但是在按下按鍵和松開按鍵的瞬間會(huì)出現(xiàn)抖動(dòng)現(xiàn)象2.2電路框圖263.電路實(shí)現(xiàn)------------

5、------------------------------------------------------------------------Company:--Engineer:----CreateDate:09:08:3903/12/2011--DesignName:--ModuleName:stopwatch_1-Behavioral--ProjectName:--TargetDevices:--Toolversions:--Description:----Dependencies:----Revis

6、ion:--Revision0.01-FileCreated--AdditionalComments:------------------------------------------------------------------------------------libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;----Uncommentthefollowin

7、glibrarydeclarationifinstantiating----anyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entitystopwatch_1isPort(Clk:inSTD_LOGIC;start_stop:inSTD_LOGIC;split_reset:inSTD_LOGIC;ncs:outSTD_LOGIC;s:outSTD_LOGIC_VECTOR(2downto0);seg:outST

8、D_LOGIC_VECTOR(7downto0)26);endstopwatch_1;architectureBehavioralofstopwatch_1issignalk1,k2,k3,k4:STD_LOGIC;signalcnt_1,cnt_2:STD_LOGIC_VECTOR(1downto0);signalstart_stop_out,split_reset_out:STD_LOGIC;s

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