數(shù)字鐘VHDL設(shè)計(jì)報(bào)告(EDA).doc

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1、設(shè)計(jì)報(bào)告課程名稱在系統(tǒng)編程技術(shù)任課教師周澤華黃慧設(shè)計(jì)題目數(shù)字鐘班級(jí)11級(jí)電子信息工程（1）姓名童亞強(qiáng)學(xué)號(hào)1105011025日期2013/12/29目錄摘要：1關(guān)鍵詞：數(shù)字鐘EDAVHDL語(yǔ)言1一、設(shè)計(jì)目的1二、設(shè)計(jì)內(nèi)容1三、設(shè)計(jì)原理21、數(shù)字鐘的基本工作原理：22、數(shù)字鐘設(shè)計(jì)的電路原理圖33、VHDL設(shè)計(jì)3四、設(shè)計(jì)儀器、設(shè)備4五、設(shè)計(jì)步驟51、用VHDL程序設(shè)計(jì)5步驟1：為本項(xiàng)設(shè)計(jì)建立文件夾5步驟2：輸入設(shè)計(jì)項(xiàng)目和存盤5步驟3：選擇目標(biāo)器件并編譯6步驟4：時(shí)序仿真6步驟5：引腳鎖定9步驟6：編程下載92、實(shí)驗(yàn)箱顯示10六、總結(jié)11參考文獻(xiàn)11附錄：11摘要：20世紀(jì)9

2、0年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完

3、成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。EDA技術(shù)在電子系統(tǒng)設(shè)計(jì)領(lǐng)域越來(lái)越普及，本設(shè)計(jì)主要利用VHDL語(yǔ)言在EDA平臺(tái)上設(shè)計(jì)一個(gè)電子數(shù)字鐘，它的計(jì)時(shí)周期為24小時(shí)，顯示滿刻度為24時(shí)59分59秒，另外還具有校時(shí)功能和鬧鐘功能?？偟某绦蛴蓭讉€(gè)各具不同功能的單元模塊程序拼接而成，其中包括分頻程序模塊、時(shí)分秒計(jì)數(shù)和設(shè)置程序模塊、比較器程序模塊、三輸入數(shù)據(jù)選擇器程序模塊、譯碼顯示程序模塊和拼接程序模塊。并且使用QUARTUS?I

4、I軟件進(jìn)行電路波形仿真，下載到EDA實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。關(guān)鍵詞：數(shù)字鐘EDAVHDL語(yǔ)言一、設(shè)計(jì)目的1、熟練地運(yùn)用數(shù)字系統(tǒng)的設(shè)計(jì)方法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)；2、能進(jìn)行較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)；3、按要求設(shè)計(jì)一個(gè)數(shù)字鐘。二、設(shè)計(jì)內(nèi)容1、要求顯示秒、分、時(shí)，顯示格式如下：圖2.1顯示格式2、可清零、可調(diào)時(shí)，具有整點(diǎn)報(bào)時(shí)功能。三、設(shè)計(jì)原理1、數(shù)字鐘的基本工作原理：數(shù)字鐘以其顯示時(shí)間的直觀性、走時(shí)準(zhǔn)確性作為一種計(jì)時(shí)工具，數(shù)字鐘的基本組成部分離不開計(jì)數(shù)器，在控制邏輯電路的控制下完成預(yù)定的各項(xiàng)功能。數(shù)字鐘的基本原理方框圖如下：數(shù)字時(shí)鐘控制單元時(shí)調(diào)整分調(diào)整使能端信號(hào)CLK信號(hào)時(shí)顯示分顯示秒顯示24

5、進(jìn)制60進(jìn)制60進(jìn)制LED顯示整點(diǎn)報(bào)時(shí)花樣顯示圖3.1數(shù)字鐘實(shí)現(xiàn)原理框圖1）時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分——60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘——24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。2）時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來(lái)一個(gè)脈沖，即計(jì)數(shù)一次。3）清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)?？梢愿鶕?jù)我們自己任意時(shí)間的復(fù)位。

6、4）蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警。產(chǎn)生“滴答.滴答”的報(bào)警聲音。5）LED燈在時(shí)鐘顯示時(shí)有花樣顯示信號(hào)產(chǎn)生。即根據(jù)進(jìn)位情況，LED不停的閃爍，從而產(chǎn)生“花樣”信號(hào)。根據(jù)總體方框圖及各部分分配的功能可知，本系統(tǒng)可以由秒計(jì)數(shù)器、分鐘計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、整點(diǎn)報(bào)時(shí)、分的調(diào)整以及小時(shí)的調(diào)整和一個(gè)頂層文件構(gòu)成。采用自頂向下的設(shè)計(jì)方法，子模塊利用VHDL語(yǔ)言設(shè)計(jì)，頂層文件用原理圖的設(shè)計(jì)方法。顯示：小時(shí)采用24進(jìn)制，而分鐘均是采用6進(jìn)制和10進(jìn)制的組合。2、數(shù)字鐘設(shè)計(jì)的電路原理圖圖3.324進(jìn)制數(shù)字鐘的電路圖3、VHDL設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_L

7、OGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYalertISPORT(clk:INSTD_LOGIC;dain:INSTD_LOGIC_VECTOR(6DOWNTO0);speak:OUTSTD_LOGIC;lamp:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDalert;ARCHITECTUREfunOFalertISSIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0);SIGNALcount1:STD_LOGIC_VECTOR(1D