EDA步進(jìn)電機(jī)控制.doc

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1、EDA技術(shù)設(shè)計(jì)報(bào)告《直流電機(jī)的PWM控制》電子信息工程學(xué)院通信2班顧問2012214485一、EDA技術(shù)概述EDA（ElectronicDesignAutomation)技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL(HardwareDescriptionLanguage)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試等項(xiàng)功能，直至實(shí)現(xiàn)既定性能的電子綜合系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作幾乎僅限于利用軟件

2、的方式，即利用硬件描述語言HDL和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。二、硬件描述語言與所用軟件簡介2.1、VerilogHDL硬件描述語言功能介紹VerilogHDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 　　VerilogHDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都

3、使用同一種建模語言。此外，VerilogHDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 　　VerilogHDL語言不僅定義了語法，而且對每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。VerilogHDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，VerilogHDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件描述語言足以對從

4、最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。2.2、QuartusII軟件綜述QuartusII是Altera公司在21世紀(jì)初推出的FPGA/CPLD開發(fā)環(huán)境，是Altera前一代FPGA/CPLD開發(fā)環(huán)境MAX+PLUSII的更新?lián)Q代產(chǎn)品，其優(yōu)點(diǎn)是功能強(qiáng)大、界面友好、使用便捷。QuartusII軟件集成了Altera的FPGA/CPLD開發(fā)流程中所涉及的所有工具和第三方軟件接口。通過此開發(fā)工具，設(shè)計(jì)者可以創(chuàng)建、組織和管理自己的設(shè)計(jì)。2.3、第三方仿真工具M(jìn)odelSimModelSim仿真工具是由Model技術(shù)開發(fā)公司開發(fā)的目前業(yè)界最通

5、用的仿真器之一，它支持Verilog和VHDL混合仿真，仿真精度高，仿真速度快。其仿真版本繁多，與Altera相關(guān)的主要有ModelSim-Altera(即AE版本)、ModelSimSE和ModelSimPE版本等。三、設(shè)計(jì)原理3.1、直流電機(jī)PWM調(diào)速原理脈沖寬度調(diào)制（PWM）是一種模擬控制方式，其根據(jù)相應(yīng)載荷的變化來調(diào)制晶體管柵極或基極的偏置，來實(shí)現(xiàn)開關(guān)穩(wěn)壓電源輸出晶體管或晶體管導(dǎo)通時(shí)間的改變，這種方式能使電源的輸出電壓在工作條件變化時(shí)保持恒定，是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種非常有效的技術(shù)。PWM控制技術(shù)以

6、其控制簡單，靈活和動態(tài)響應(yīng)好的優(yōu)點(diǎn)而成為電力電子技術(shù)最廣泛應(yīng)用的控制方式，也是人們研究的熱點(diǎn)。PWM是一種對模擬信號電平進(jìn)行數(shù)字編碼的方法。通過高分辨率計(jì)數(shù)器的使用，方波的占空比被調(diào)制用來對一個(gè)具體模擬信號的電平進(jìn)行編碼。PWM信號任然是數(shù)字的，因?yàn)樵诮o定的任何時(shí)刻，滿幅值的直流供電要么完全有（ON），要么完全無（OFF)。電壓或電流源是以一種通（ON）或斷（OFF）的重復(fù)脈沖序列被加到模擬負(fù)載上去的。通的時(shí)候即是直流供電被加到負(fù)載上的時(shí)候，短的時(shí)候即是供電被斷開的時(shí)候。只要帶寬足夠，任何模擬值都可以使用PWM進(jìn)行編碼。3.2、直流

7、電機(jī)的PWM控制PWM信號可以由CPU產(chǎn)生，也可以油FPGA產(chǎn)生。由CPU產(chǎn)生PWM信號時(shí)，是通過模擬比較器產(chǎn)生的，比較器的一端接一個(gè)給定的參考電壓，另一端接周期線性增加的鋸齒波電壓。當(dāng)鋸齒波電壓小于參考電壓時(shí)輸出低電平，當(dāng)鋸齒波電壓大于參考電壓時(shí)就輸出高電平。所以改變參考電壓就可以改變PWM波形的高電平的寬度，也就是改變PWM波形的占空比。CPU產(chǎn)生PWM信號，需要D/A轉(zhuǎn)換器產(chǎn)生鋸齒波電壓和設(shè)置參考電壓，通過外接模擬比較器輸出PWM，因此外圍電路很復(fù)雜。而用FPGA的數(shù)字PWM控制產(chǎn)生PWM信號，只需要FPGA部資源就可以實(shí)現(xiàn)，

8、運(yùn)用可編程邏輯器件，采用VerilogHDL硬件描述語言編程。數(shù)字比較器的一端接設(shè)定值計(jì)數(shù)器輸出，另一端接線性遞增計(jì)數(shù)器輸出。如果線性計(jì)數(shù)器的技術(shù)值小于設(shè)定值就輸出低電平，如果線性計(jì)數(shù)器的技術(shù)值大于設(shè)定值時(shí)輸出高電平。FPGA的數(shù)字P