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《VCS簡(jiǎn)明使用教程.pdf》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、VCSTheVerilogCompilerSimulator仿真的過(guò)程￠編譯CompileVCS對(duì)源文件進(jìn)行編譯，生成中間文件和可執(zhí)行文件￠仿真Simulate運(yùn)行可執(zhí)行文件，對(duì)設(shè)計(jì)進(jìn)行仿真￠調(diào)試通過(guò)觀察波形、設(shè)置斷點(diǎn)、追蹤信號(hào)、查看schematic等來(lái)發(fā)現(xiàn)錯(cuò)誤，并進(jìn)行糾正￠覆蓋率測(cè)試通過(guò)在編譯時(shí)，加入覆蓋率測(cè)試的選項(xiàng)、仿真后，生成包含覆蓋率信息的中間文件來(lái)顯示測(cè)試平臺(tái)的正確性和完備性。一、編譯：VCS一個(gè)常見(jiàn)的編譯命令如下：vcsdesign.v-ffile.f-ylib_dir+libext+.v-vlib_filepli.c-P
2、pli.tab-Mupdate-obin_name-llog_file+v2k-R-RI-s-debug_all+vcsd+define+m1+m2+timopt+-line+incdir+dir1+dir2+memopt[+2]-sverilog-mhdl+ad-full64-comp64+nospecify+notimingcheck-ntb+race-ova_filefile_ova+vpdfile+file_vpd+vpdfilesize+nMB+vpdupdate+cli+1
3、2
4、3
5、4+vcs+ini
6、tmem+0
7、1
8、x
9、z+vcs+initreg+0
10、1
11、x
12、z+vc-cmline
13、tgl
14、cond
15、fsm
16、path
17、branch-cm_dirdir一、編譯：VCS-vlib_filelib_file是Verilog文件，包含了引用的module的定義，可以是絕對(duì)路徑，也可以是相對(duì)路勁。-ylib_dirlib_dir是參考庫(kù)的目錄，vcs從該目錄下尋找包含引用的module的Verilog文件，這些文件的文件名必須和引用的module的名一樣+libext+.v+.vhd+...vcs在參考庫(kù)目錄下尋找以.v和.vhd為擴(kuò)展名
18、的文件。多個(gè)擴(kuò)展名之間用“+”連接。+incdir+dir1+dir2+…vcs從dir1和dir2等目錄下尋找源代碼中`include指示的文件。-full64vcs以64位模式編譯，生成64位的simv。-comp64vcs以64位模式編譯，生成32位的simv。-filelist_filelist_file文件中式源文件的列表以及編譯選項(xiàng)。-debug_pp產(chǎn)生vpd文件，enableDVEforpost-processing。-debug相對(duì)于-debug_pp，多了UCLI調(diào)試功能。-debug_all相對(duì)于-debug，多了單
19、步調(diào)試功能。-gui在仿真時(shí)，使用dve調(diào)試-assertdveenableSystemverilogassertiontracingintheVPDfile-R編譯后立即進(jìn)行仿真一、編譯：VCS-pvalue+parameter_hierarchical_name=value改變?cè)O(shè)計(jì)中的參數(shù)值，例如：vcs-pvalue+test.d1.param1=33-parametersfilename更改filename中的參數(shù)值-notice給出詳細(xì)的編譯信息-q不在終端輸出編譯時(shí)的信息-llog_file將日志寫入制定的log_file中+
20、define+macro1=value+macro2=value+…將macro1和macro2，…傳給源文件中同名的宏，如果value是字符串的話，要用雙引號(hào)括起來(lái)-obin_name產(chǎn)生bin_name的可執(zhí)行文件，而不產(chǎn)生simv+v2k支持Verilog2001標(biāo)準(zhǔn)+vcs+initmem+0
21、1
22、x
23、z初始化存儲(chǔ)器和多位寄存器數(shù)組+vcs+initreg+0
24、1
25、x
26、z初始化reg變量，不初始化其他寄存器型變量-xzcheck當(dāng)一個(gè)條件等于x、z值時(shí)，VCS給出警告信息，可以在某些模塊中加入$xzcheckoff和$xzchec
27、kon來(lái)屏蔽該選項(xiàng)-RI執(zhí)行完編譯后，立即運(yùn)行VirSim，該選項(xiàng)不能和+vcds聯(lián)用-s編譯之后，運(yùn)行simv時(shí)，仿真時(shí)刻停止0處+define+macro1+…將宏macro1傳給源代碼。-sverilog提供對(duì)SystemVerilog的支持一、編譯：VCS-line實(shí)現(xiàn)單步仿真，將會(huì)極大地增加運(yùn)行時(shí)間-mhdl實(shí)現(xiàn)混合HDL語(yǔ)言的編譯和仿真+ad=實(shí)現(xiàn)混合信號(hào)的編譯和仿真-nospecify禁止模塊路徑延遲和時(shí)序檢查，提高仿真速度+notimingcheck禁止時(shí)序檢查任務(wù)，可以改善仿真速度+vpdfile+f
28、ilename指定要寫入的vpd文件名，而不用vcdplus.vpd+vpdupdate同時(shí)讀寫vpd文件+vpdfilesize+nMB指定vpd文件的最大size+race自動(dòng)產(chǎn)生一個(gè)ra
