實驗三用狀態(tài)機實現(xiàn)序列檢測器的設計.doc

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1、FPGA實驗報告實驗名稱:用狀態(tài)機實現(xiàn)序列檢測器的設計姓名:班級:電子1002班指導老師:時間:2013年3月27日一、實驗要求1、應用有限狀態(tài)機的設計思路,檢測輸入的串行數(shù)據(jù)是否是8’b。2、擬用SW3---SW0,J4接口的E8,F8,C7,D7作為系統(tǒng)輸入(系統(tǒng)由此需要設計一個8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊)3、一個7段數(shù)碼顯示譯碼器作為檢測結(jié)果的輸出顯示,如果串行序列為””,顯示A,否則顯示b(系統(tǒng)需要設計一個7段數(shù)碼顯示譯碼器模塊)4、為了顯示可控,清晰,擬用V16,D18實現(xiàn)時鐘,復位信號的輸入。二、

2、任務分析頂層模塊并轉(zhuǎn)串 模塊串行檢測模塊數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)圖2.1設計任務框圖系統(tǒng)共包括4個模塊:1、并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊(xulie.v);異步復位,在時鐘控制下,將并行輸入數(shù)據(jù)din8[7:0],按照din[7],din[6],din[5],din[4],din[3],din[2],din[1],din[0]的順序輸出至串行檢測模塊的輸入端口din。2、串行檢測模塊;輸入信號:din-----1bit的串行輸入數(shù)據(jù)clk-----同步輸入時鐘

3、clr------異步清零信號,當CLR=1,系統(tǒng)輸出置0,否則,系統(tǒng)正常工作。輸出信號:AB--------4bits數(shù)據(jù),如果系統(tǒng)檢測到8’b的串行輸入,AB=4’b1010,否則,AB=4’b1011。3、數(shù)碼管顯示模塊;輸入:data_in[3:0]-------待顯示的數(shù)值輸出:data_out[6:0]-------驅(qū)動數(shù)碼管的七位數(shù)值4、消抖模塊。由于需要用按鍵V16作為時鐘輸入,為保證實驗效果,調(diào)用實驗二中應用的消抖模塊,對時鐘clk輸入信號進行消抖。三、實驗過程1、構(gòu)建一個工程名為XULIEQI

4、的工程,正確選擇器件和EDA工具。2、設計串行檢測模塊(schk.v)a)、建立新VerilogHDL模塊編輯窗口,選擇資源類型為VerilogModule,并輸入合法文件名圖3.1工程建立及工具選擇b)、在文本編輯窗口輸入代碼圖3.2文本編輯附:moduleschk(din,clk,clr,AB);inputdin,clk,clr;output[3:0]AB;reg[3:0]AB;reg[7:0]Q;parameters0=8'b,a=8'b,b=8'b,c=8'b,d=8'b,e=8'b,f=8'b,g=8'

5、b,h=8'b,data=8'b;always@(posedgeclkorposedgeclr)if(clr)beginQ<=s0;endelsebegincase(Q)s0:beginif(din==data[7])Q<=a;elseQ<=s0;enda:beginif(din==data[6])Q<=b;elseQ<=s0;endb:beginif(din==data[5])Q<=c;elseQ<=s0;endc:beginif(din==data[4])Q<=d;elseQ<=c;endd:beginif(

6、din==data[3])Q<=e;elseQ<=a;ende:beginif(din==data[2])Q<=f;elseQ<=s0;endf:beginif(din==data[1])Q<=g;elseQ<=b;endg:beginif(din==data[0])Q<=h;elseQ<=s0;endh:beginif(din==data[7])Q<=a;elseQ<=s0;enddefault:Q<=s0;endcaseendalways@(Q)beginif(Q==h)AB<=4'b1010;elseAB<

7、=4'b1011;endendmoduled)、執(zhí)行綜合得到綜合后的電路,并進行功能仿真。圖3.3功能仿真3、串行檢測模塊(schk.v)步驟同2,附上設計結(jié)果,如下圖所示:圖3.4功能仿真4、數(shù)碼管顯示模塊(decled7s.v)同樣的步驟,參考實驗二的數(shù)碼顯示模塊。3、消抖模塊設計同樣的步驟,參考實驗二的消抖模塊。4、編寫頂層設計,進行綜合、仿真。圖3.5綜合結(jié)構(gòu)圖圖3.6功能仿真7、在頂層添加消抖模塊,綜合后,鎖定引腳。擬用SW3---SW0,J4接口的E8,F8,C7,D7作為系統(tǒng)輸入din8[7:0];

8、采用D18按鍵為復位信號輸入;采用V16按鍵作為時鐘輸入;仍采用J2,J1的引腳為數(shù)碼管輸出引腳;50MHZ板上時鐘為消抖計時時鐘。8、驗證程序后,下載。9、連接輸入信號到FPGA,改變撥動開關(guān)和按鍵,觀察結(jié)果。下載成功后,可以看到,按下按鍵即給一定的時鐘后,檢測到數(shù)據(jù)后,數(shù)碼管顯示A,否則顯示b。四、思考題并行轉(zhuǎn)串行模塊采用Moore型狀態(tài)機:次態(tài)=f(現(xiàn)狀,輸入),輸

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