PLL（鎖相環(huán)）電路原理及設計 收藏.doc

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1、PLL(鎖相環(huán))電路原理及設計[收藏]PLL(鎖相環(huán))電路原理及設計在通信機等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法改變。如果采用PLL(鎖相環(huán))(相位鎖栓回路，PhaseLockedLoop)技術，除了可以得到較廣的振蕩頻率范圍以外，其頻率的穩(wěn)定度也很高。此一技術常使用于收音機，電視機的調諧電路上，以及CD唱盤上的電路。一PLL(鎖相環(huán))電路的基本構成PLL(鎖相環(huán))電路的概要圖1所示的為PLL(鎖相

2、環(huán))電路的基本方塊圖。此所使用的基準信號為穩(wěn)定度很高的晶體振蕩電路信號。此一電路的中心為相位此較器。相位比較器可以將基準信號與VCO(VoltageControlledOscillator……電壓控制振蕩器)的相位比較。如果此兩個信號之間有相位差存在時，便會產(chǎn)生相位誤差信號輸出。(將VCO的振蕩頻率與基準頻率比較，利用反饋電路的控制，使兩者的頻率為一致。)利用此一誤差信號，可以控制VCO的振蕩頻率，使VCO的相位與基準信號的相位(也即是頻率)成為一致。PLL(鎖相環(huán))可以使高頻率振蕩器的頻率與基準頻率的整數(shù)倍的頻率相一致。由于，基準振蕩器大多為使用晶

3、體振蕩器，因此，高頻率振蕩器的頻率穩(wěn)定度可以與晶體振蕩器相比美。只要是基準頻率的整數(shù)倍，便可以得到各種頻率的輸出。從圖1的PLL(鎖相環(huán))基本構成中，可以知道其是由VCO，相位比較器，基準頻率振蕩器，回路濾波器所構成。在此，假設基準振蕩器的頻率為fr，VCO的頻率為fo。在此一電路中，假設frgt;fo時，也即是VC0的振蕩頻率fo比fr低時。此時的相位比較器的輸出PD會如圖2所示，產(chǎn)生正脈波信號，使VCO的振蕩器頻率提高。相反地，如果frlt;fo時，會產(chǎn)生負脈波信號。(此為利用脈波的邊緣做二個信號的比較。如果有相位差存在時，便會產(chǎn)生正或負的脈波輸

4、出。)此一PD脈波信號經(jīng)過回路濾波器(LoopFilter)的積分，便可以得到直流電壓VR，可以控制VCO電路。由于控制電壓vr的變化，VCO振蕩頻率會提高。結果使得fr=f。在f與f的相位成為一致時，PD端子會成為高阻抗狀態(tài)，使PLL(鎖相環(huán))被鎖栓(Lock)。相位比較器的工作原理此所說明的相位比較器為相位．頻率比較器(PFC：Phase-FrequencyComparator)之型式，后述之LSIMCP便內藏有此一電路。此一型式的相位此較器并非只做相位的比較，也即是，并非只做之比較，在頻率f不同的場合，也可以做為頻率比較器工作原理。所謂相位差利

5、時△與時間t的關系為在只做相位檢出的場合，例如，可能分辨不出是延遲300°或前進60°?？墒?，在相位-頻率比較器中，如果frgt;fo則被視為是相位延遲?；芈窞V波器的選擇方法回路濾波器的時間常數(shù)與PLL(鎖相環(huán))控制的良否有很大的關系。其詳細的計算方法雖然不在此說明，但是，基準頻率fr為l0kHz時，輸往回路濾波器的脈波周期為0.1mS。為了保持電壓值VR而增大回路濾波器的時間常數(shù)時，便無法追蹤VCO的振蕩頻率的變化。如果時間常數(shù)太小時，會在VR上出現(xiàn)漣波，使PLL(鎖相環(huán))的穩(wěn)定度惡化。因此，根據(jù)經(jīng)驗，回路濾波器的時間常數(shù)，選擇大約為基準頻率的周期

6、(1/fr)的數(shù)百倍。在此選擇約為數(shù)十mS。