微電子器件基礎(chǔ)ppt課件.ppt

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1、微電子器件基礎(chǔ)第四章金屬-氧化物-半導體場效應(yīng)晶體管基礎(chǔ)引言所謂“MOS”指的僅是金屬－二氧化硅（SiO2）－硅系統(tǒng)。更一般的術(shù)語是金屬－絕緣體－半導體（MIS），其中的絕緣體不一定是二氧化硅，半導體也并非一定是硅。由于MIS系統(tǒng)有著類似的基本物理概念，在這一章里我們將始終討論MOS系統(tǒng)。MOSFET的基本結(jié)構(gòu)4.1雙端MOS結(jié)構(gòu)MOSFET的核心是金屬－氧化物－半導體電容，其中的金屬可以是鋁或者一些其它的金屬，但更通常的情況是在氧化物上面淀積高電導率的多晶硅；然而，金屬一詞通常被延用下來。4.1.1能帶圖外加負柵壓的

2、MOS電容器的電場和電流4.1.1能帶圖施加小的正偏柵壓后的MOS電容器4.1.1能帶圖p型襯底MOS電容器的能帶圖4.1.1能帶圖n型襯底MOS電容器的能帶圖4.1.2耗盡層厚度我們可以通過計算求出于氧化物－半導體界面處的空間電荷區(qū)的寬度，下圖所示為p型襯底半導體的空間電荷區(qū)示意圖。4.1.2耗盡層厚度4.1.2耗盡層厚度上圖示意了?s=2?fp時的能帶圖。表面處的費米能級遠在本征費米能級之上而半導體內(nèi)的費米能級則在本征費米能級之下。表面處的電子濃度等于體內(nèi)的空穴濃度,這種情況稱為閾值反型點,所加的電壓稱為閾值電壓。

3、如果柵壓大于這個閾值，導帶會輕微地向費米能級彎曲，但是表面處導帶的變化只是柵壓的函數(shù)。然而，表面電子濃度是表面勢的指數(shù)函數(shù)。表面勢每增加數(shù)伏特（kT/e），將使電子濃度以10的冪次方增加，但是空間電荷寬度的改變卻是微弱的。在這種情況下，空間電荷區(qū)已經(jīng)達到了最大值。4.1.3功函數(shù)差如圖所示為零偏壓下完整的金屬－氧化物－半導體結(jié)構(gòu)的能帶圖4.1.3功函數(shù)差如果我們把金屬一側(cè)的費米能級與半導體一側(cè)的費米能級相加，可以得到：上式還可以寫成其中：它稱為金屬－半導體功函數(shù)差。4.1.3功函數(shù)差摻雜多晶硅經(jīng)常淀積在金屬柵上，圖a顯

4、示了具有n＋多晶硅柵和p型襯底的MOS電容的能帶圖。圖b是p＋多晶硅柵和p型襯底的情況時的能帶圖。在摻雜多晶硅中，我們假設(shè)n＋的情況時EF＝Ec，而p＋的情況時EF＝Ev。4.1.4平帶電壓平帶電壓的定義為使半導體內(nèi)沒有能帶彎曲時所加的柵壓，此時凈空間電荷為零。由于功函數(shù)差和在氧化物中可能存在的陷阱電荷，此時穿過氧化物的電壓不一定為零。4.1.4平帶電壓在前面討論中，我們已經(jīng)隱含地假定了在氧化物中的凈電荷密度為零。這種假設(shè)也許不成立――通常為正值的凈的固定電荷密度可能存在于絕緣體之中，這些正電荷與氧化物－半導體界面處破

5、裂或虛懸的共價鍵有關(guān)。在SiO2的熱形成過程中，氧氣穿過氧化物進行擴散并且在Si－SiO2界面處反應(yīng)生成SiO2，硅原子也可以脫離硅而優(yōu)先形成SiO2。當氧化過程結(jié)束后，過剩的硅原子會存在于界面附近的柵氧化層中，從而導致存在虛懸的共價鍵。通常，氧化電荷的多少大約是氧化條件的函數(shù)，諸如氧化環(huán)境和溫度等?？梢酝ㄟ^在氬氣或氮氣環(huán)境中對氧化物進行退火來改變這種電荷密度。4.1.5閾值電壓MOSFET表面呈現(xiàn)強反型形成導電溝道時的柵源電壓，以VT表示VOX：柵電壓VG降落在SiO2絕緣層上的部分VS：柵電壓VG降落在半導體表面的

6、部分VFB：平帶電壓4.1.5閾值電壓強反型時的電荷分布QG：金屬柵上的面電荷密度QOX：柵絕緣層中的面電荷密度Qn：反型層中電子電荷面密度QB：半導體表面耗盡層中空間電荷面密度柵電極柵氧化層P型半導體QnQGQOXQB4.1.5閾值電壓理想狀態(tài)MOSFET的閾值電壓1.理想狀態(tài)：Qox＝0，Vms＝02.溝道形成時的臨界狀態(tài)：Qn＝04.出現(xiàn)強反型后：xdxdmax4.1.5閾值電壓理想假設(shè)條件下不考慮剛達到強反型時Qn分布在表面很薄的一層內(nèi)Qn<

7、5閾值電壓理想狀態(tài)MOSFET的閾值電壓空間電荷區(qū)寬度(強反型時可視為n＋p)柵電極柵氧化層P型半導體QnQGQOXQB4.1.5閾值電壓理想狀態(tài)MOSFET的閾值電壓柵電極柵氧化層P型半導體QnQGQOXQB單位面積柵電容柵氧化層厚度4.1.5閾值電壓理想狀態(tài)MOSFET的閾值電壓4.1.5閾值電壓實際MOSFET的閾值電壓（1）實際MOS結(jié)構(gòu)的特點4.1.5閾值電壓（2）理論推導NMOS：PMOS：4.1.5閾值電壓（3）非平衡下之VTVDS>04.1.5閾值電壓4.1.5閾值電壓（4）襯偏電壓VBS≠04.1.5

8、閾值電壓影響閾值電壓的因素（1）柵電容Cox（2）接觸電勢（3）襯底雜質(zhì)濃度的影響（4）氧化層電荷密度的影響4.1.5閾值電壓影響閾值電壓的因素（1）柵電容Cox選用較大介電系數(shù)的材料作柵介質(zhì)膜減小氧化層厚度4.1.5閾值電壓（2）接觸電勢盡量使得Vms=0用硅柵工藝（用多晶硅作柵極）修正（由于金半之間有一層氧化層）P－SiN－S