直接數(shù)字頻率合成器(dds)原理研究

直接數(shù)字頻率合成器(dds)原理研究

ID:6224176

大?。?5.50 KB

頁數(shù):3頁

時(shí)間:2018-01-07

直接數(shù)字頻率合成器(dds)原理研究_第1頁
直接數(shù)字頻率合成器(dds)原理研究_第2頁
直接數(shù)字頻率合成器(dds)原理研究_第3頁
資源描述:

《直接數(shù)字頻率合成器(dds)原理研究》由會(huì)員上傳分享,免費(fèi)在線閱讀,更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。

1、直接數(shù)字頻率合成器(DDS)原理研究  直接數(shù)字頻率合成器DDS(DirectDigitalFrequncySynthesizer)是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。其組成包括相位累加器、加法器、波形存儲(chǔ)ROM、D/A轉(zhuǎn)換器和低通濾波器(LPF),原理框圖如圖1所示。以正弦波形合成為例,DDS合成頻率的具體流程描述如下。相位累加器由N位加法器與N位寄存器級(jí)聯(lián)組成。在時(shí)鐘脈沖fc控制下,加法器將頻率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加,再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個(gè)

2、時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端;使加法器在下一時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣相位累加器在時(shí)鐘的作用下,進(jìn)行相位的累加。當(dāng)相位累加器累加滿時(shí)就會(huì)產(chǎn)生溢出,完成一個(gè)周期的動(dòng)作。通過改變相位控制字P可以控制輸出信號(hào)的相位參數(shù)。令相位加法器的字長為N,當(dāng)相位控制字由0躍變到不為零的P時(shí),波形存儲(chǔ)器(ROM)的輸入為相位累加器的輸出與相位控制字P之和,所以輸出的幅度編碼相位增加3。波形的改變是通過改變W波形控制字實(shí)現(xiàn)的。由于ROM中不同波形分塊存儲(chǔ),所以當(dāng)W改變時(shí),ROM輸入端為相移后的地址與W之和

3、。經(jīng)過K、P、W設(shè)置后的相位累加器輸出的數(shù)據(jù)作為ROM的取樣地址,進(jìn)行波形的相位—幅值轉(zhuǎn)換,即可在給定時(shí)間上確定輸出波形的抽樣幅值。N位的尋址ROM相當(dāng)于把0o~360o的正弦波信號(hào)離散成具有2N個(gè)樣值的序列,若波形ROM有D位數(shù)據(jù)位,則2N個(gè)取樣點(diǎn)的幅值以D位二進(jìn)制數(shù)值固化于ROM中,按照地址的不同可以輸出相應(yīng)相位的正弦信號(hào)幅值。幅度控制字能夠控制ROM輸出的正弦信號(hào)幅值的變化,乘法器(除法器)在DDS電路中相單于將每一個(gè)幅值量化值增大(縮?。┝薃倍。由上面分析可以看出,DDS輸出方程可表示為,f0為輸出頻率,f

4、c為時(shí)鐘頻率。當(dāng)K=1時(shí),DDS輸出最低頻率(即頻率分辨率)為,而DDS的最大輸出頻率由Nyquist采樣定理決定,即fc/2,也就是說K的理論最大值為2N-1。因此,只要N足夠大,DDS可以得到很細(xì)的頻率間隔。f0的改變只需改變輸入的控制字K即可。D/A轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序列s(a)經(jīng)D/A可轉(zhuǎn)換成包絡(luò)為正弦波的階梯波s(t)。不難看出D/A轉(zhuǎn)換器的分辨率越高,合成的階梯波s(t)臺(tái)階就越多,輸出波形精度也就越高。3對(duì)D/A輸出的階梯波s(t)用傅里葉變換進(jìn)行頻譜分析不難

5、得到,頻譜中不僅包含主頻f0,還有分布在fc、2fc……兩邊的±f0處的非諧波分量,幅值包絡(luò)為辛格函數(shù)。因此為了取出主頻f0,必須在D/A后接入截止頻率為fc/2的LPF(低通濾波器)。通過以上DDS的工作原理可以看出,DDS頻率合成具有一系列的優(yōu)良特性:具有高精度的頻率和相位分辨力,其頻率精度可達(dá)到uHz,相位精度可達(dá)nHz;DDS頻率變化幾乎沒有捕獲時(shí)間的限制,其頻率切換速度僅受限于器件工作速率,最高可達(dá)納秒級(jí);另外DDS還具有相對(duì)較寬的輸出頻率范圍,功耗低等特點(diǎn)。由于DDS遵循奈奎斯特(Nyquist)取樣定

6、律,即最高的輸出頻率是時(shí)鐘頻率的一半。在實(shí)際應(yīng)用中DDS的最高輸出頻率還由允許輸出的雜散水平?jīng)Q定,一般情況下最高的輸出頻率是時(shí)鐘頻率的40%。在使用FPGA設(shè)計(jì)DDS時(shí),在滿足系統(tǒng)要求和保持DDS原有優(yōu)點(diǎn)的基礎(chǔ)上,盡量減少硬件復(fù)雜性,降低芯片面積和功耗,提高芯片速度。3

當(dāng)前文檔最多預(yù)覽五頁,下載文檔查看全文

此文檔下載收益歸作者所有

當(dāng)前文檔最多預(yù)覽五頁,下載文檔查看全文
溫馨提示:
1. 部分包含數(shù)學(xué)公式或PPT動(dòng)畫的文件,查看預(yù)覽時(shí)可能會(huì)顯示錯(cuò)亂或異常,文件下載后無此問題,請(qǐng)放心下載。
2. 本文檔由用戶上傳,版權(quán)歸屬用戶,天天文庫負(fù)責(zé)整理代發(fā)布。如果您對(duì)本文檔版權(quán)有爭議請(qǐng)及時(shí)聯(lián)系客服。
3. 下載前請(qǐng)仔細(xì)閱讀文檔內(nèi)容,確認(rèn)文檔內(nèi)容符合您的需求后進(jìn)行下載,若出現(xiàn)內(nèi)容與標(biāo)題不符可向本站投訴處理。
4. 下載文檔時(shí)可能由于網(wǎng)絡(luò)波動(dòng)等原因無法下載或下載錯(cuò)誤,付費(fèi)完成后未能成功下載的用戶請(qǐng)聯(lián)系客服處理。