eda與vhdl復(fù)習(xí)資料

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1、選擇題練習(xí)一、VHDL基本結(jié)構(gòu)1.一個(gè)項(xiàng)目的輸入輸出端口是定義在A.實(shí)體中B.結(jié)構(gòu)體中C.任何位置D.進(jìn)程中2.描述項(xiàng)目邏輯功能的是A.實(shí)體B.結(jié)構(gòu)體C.配置D.進(jìn)程3.關(guān)鍵字ARCHITECTURE定義的是A.結(jié)構(gòu)體B.進(jìn)程C.實(shí)體D.配置4.VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫：A.IEEE庫B.VITAL庫C.STD庫D.WORK工作庫5.VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述是A．器件外部特性；B．器件的內(nèi)部功能；C．器件的綜合約束；D．器件外部特性與內(nèi)部

2、功能。6.在VHDL中，庫可以包含一個(gè)或多個(gè)A.程序包B.結(jié)構(gòu)體C.輸入D.輸出7.一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序成為A．設(shè)計(jì)輸入B.設(shè)計(jì)輸出C.設(shè)計(jì)實(shí)體D.設(shè)計(jì)結(jié)構(gòu)8.Q為輸出信號(hào)，但內(nèi)部設(shè)計(jì)會(huì)用到其反饋信號(hào)，其正確的端口說明是：A.Q：INBIT；B.Q：OUTBIT；C.Q：INOUTBIT；D.Q：BUFFERBIT；9.VHDL語言程序結(jié)構(gòu)的特點(diǎn)是把一個(gè)設(shè)計(jì)實(shí)體分成A.外部和內(nèi)部B.實(shí)體和實(shí)體說明C.結(jié)構(gòu)體和結(jié)構(gòu)體說明D.圖形部分和文本部分10.VHDL設(shè)計(jì)文件的實(shí)體說明部分描述的是A.電路系統(tǒng)的

3、內(nèi)部結(jié)構(gòu)B.電路系統(tǒng)的邏輯功能C.電路系統(tǒng)的主要參數(shù)D.電路系統(tǒng)的外部端口11.VHDL語言程序結(jié)構(gòu)中必不可少的部分是：A.庫B.程序包C.配置D.實(shí)體和結(jié)構(gòu)體12.下列選項(xiàng)中，哪些項(xiàng)在VHDL程序設(shè)計(jì)文件中屬于可選部分A.庫和實(shí)體B.實(shí)體和結(jié)構(gòu)體C.結(jié)構(gòu)體和配置D.庫、程序包和配置13.關(guān)于VHDL中實(shí)體說明的格式，以下敘述不正確的是A.實(shí)體說明以“ENTITY實(shí)體名IS”開頭，以“END實(shí)體名”結(jié)束B.實(shí)體說明中包含類屬表和端口說明兩部分C.端口說明中只需要規(guī)定端口的模式即可D.實(shí)體名一定要與設(shè)計(jì)文件同名14.在VHDL的實(shí)體說明中，端口名表的作

4、用是A.列出所有輸入端口的名稱B.列出所有輸出端口的名稱C.說明實(shí)體輸入、輸出端口的信號(hào)類型及端口模式D.只定義輸入、輸出端口的數(shù)目15.在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在中。A.設(shè)計(jì)實(shí)體B.配置C.結(jié)構(gòu)體D.庫和程序包16.在包含多個(gè)結(jié)構(gòu)體的VHDL程序中，必須使用來選擇用于綜合和仿真的結(jié)構(gòu)體。A.If語句B.Case語句C.Configuration語句D.While語句17.在VHDL的端口聲明語句中，用聲明端口為雙向方向A.INB.OUTC.INOUTD.BUFFER18.類屬說明的

5、正確格式是：A.GENERIC(delay:TIME=20us);B.GENERIC(delay:TIME:=20us);C.GENERIC(delayTIME=20us);D.GENERIC(delay=TIME:=20us);19.VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)，成為系統(tǒng)的一部分A.輸入B.輸出C.仿真D.調(diào)用20.VHDL常用的庫是()標(biāo)準(zhǔn)庫A.IEEEB.STDC.WORKD.PACKAGE21.VHDL的實(shí)體聲明部分用來指定設(shè)計(jì)單元的A.輸入端口B.輸出端口C.引腳D.以上均可22.以下關(guān)于VHDL中的程序包，說法錯(cuò)誤的是A.程序包可

6、定義一些子程序、常量和用戶數(shù)據(jù)類型，供多個(gè)設(shè)計(jì)實(shí)體共享B.用戶只能使用VHDL預(yù)定義的標(biāo)準(zhǔn)程序包，不能由用戶自己定義程序包C.程序包由程序包聲明單元和程序包體單元兩部分構(gòu)成D.在實(shí)體中引用一個(gè)程序包的格式為：Use庫名．程序包名．項(xiàng)目名；23.在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在中。A.設(shè)計(jì)實(shí)體B.程序庫C.結(jié)構(gòu)體D.程序包24.如果信號(hào)a定義為標(biāo)準(zhǔn)邏輯矢量，要使a<=a+1;語句合法，則需要打開下面哪些程序包①std_logic_1164②std_logic_unsigned③std_log

7、ic_arith④std_logic_signedA.①和②B.②和③C.①和③D.②和③二、VHDL基本語法(一)標(biāo)識(shí)符1.1987標(biāo)準(zhǔn)的VHDL語言對大小寫是A.敏感的B.只能用小寫C.只能用大寫D.不敏感2.關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，對標(biāo)識(shí)符描述正確的是A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以3.1987標(biāo)準(zhǔn)的VHDL語言中，對合法的標(biāo)識(shí)符描述不正確的是A.下劃線不能用在開頭B.下劃線不能連用C.不能使用下劃線D.下劃線不能用在結(jié)尾4.符合1987標(biāo)準(zhǔn)VHDL的標(biāo)識(shí)符是A.A_2B.A+2C.2A

8、D.225.符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是A.a_2_3B.a_____2C.2_2_aD.2a6.不符