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《基于eda技術(shù)的dpsk調(diào)制解調(diào)系統(tǒng)設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫。
1、※※※※※※※※※※※※※※※※※※※※※※※※2007級學(xué)生數(shù)字通信原理課程設(shè)計數(shù)字通信原理與技術(shù)設(shè)計報告書課題名稱基于EDA技術(shù)的DPSK調(diào)制解調(diào)系統(tǒng)設(shè)計姓名李林芳學(xué)號-30院系物理與電信工程系專業(yè)通信工程指導(dǎo)教師曾專武2010年1月15日10一、設(shè)計任務(wù)及要求：設(shè)計任務(wù)：利用EDA技術(shù)設(shè)計程序?qū)?shù)字基帶信號進(jìn)行DPSK調(diào)制和解調(diào)的過程仿真出來。設(shè)計要求：在對數(shù)字通信原理中DPSK調(diào)制解調(diào)過程的充分理解下熟練地運用VHDL語言設(shè)計程序絕對碼-相對碼轉(zhuǎn)換、CPSK調(diào)制、CPSK解調(diào)和相對碼－絕對轉(zhuǎn)換并仿真出來。指導(dǎo)教師簽
2、名：________2010年1月15日二、指導(dǎo)教師評語：指導(dǎo)教師簽名：__________2010年1月15日三、成績驗收蓋章：__________2010年1月15日10基于EDA技術(shù)的DPSK調(diào)制解調(diào)系統(tǒng)設(shè)計-30李林芳（湖南城市學(xué)院物理與電信工程系通信工程專業(yè),益陽,）1設(shè)計目的通過本課程設(shè)計的開展，我能夠掌握通信原理中數(shù)字信號的DPSK調(diào)制和解調(diào)，并能用EDA技術(shù)進(jìn)行編程設(shè)計并進(jìn)行軟件仿真。2設(shè)計要求熟悉用VHDL語言進(jìn)行程序設(shè)計進(jìn)行數(shù)字基帶信號的DPSK調(diào)制與解調(diào)的硬件設(shè)計,要求用程序設(shè)計絕對碼-相對碼轉(zhuǎn)換、c
3、psk調(diào)制、cpsk解調(diào)，相對碼－絕對碼轉(zhuǎn)換，并進(jìn)行dpsk調(diào)制與解調(diào)仿真。3設(shè)計原理DPSK(差分相移鍵控)調(diào)制解調(diào)通過對未調(diào)制基帶信號進(jìn)行絕對碼-相對碼轉(zhuǎn)換、cpsk調(diào)制、cpsk解調(diào)，相對碼－絕對碼轉(zhuǎn)換達(dá)成目的。輸入基帶信號是一串二進(jìn)制數(shù)，絕對碼和相對碼是相移鍵控的基礎(chǔ)，絕對碼是以基帶信號碼元的電平直接表示數(shù)字信息的。如假設(shè)高電平代表“1”，低電平代表“0”，相對碼是用基帶信號碼元的電平相對前一碼元的電平有無變化來表示數(shù)字信息的，假如相對電平有跳變表示“1”，無跳變表示“0”。首先用絕對碼表示未調(diào)制信號，然后進(jìn)行絕對
4、碼-相對碼轉(zhuǎn)換，接著進(jìn)行CPSK調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進(jìn)行相位調(diào)制，是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變。對二進(jìn)制CPSK，若用相位π代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號為“0”碼時，已調(diào)信號相對于載波的相位為π；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。按此規(guī)定，2CPSK信號的數(shù)學(xué)表示式(1.1)為（1.1）10式中θ0為載波的初相位。受控載波在0、π兩個相位上變化。解調(diào)時，把相對碼從載波上分離恢復(fù)出來，必須要先恢復(fù)載波，然后把載波與CPSK信
5、號進(jìn)行比較，才能恢復(fù)基帶信號。最后進(jìn)行相對碼—絕對碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號。4程序的設(shè)計4.1絕對碼－相對碼轉(zhuǎn)換VHDL程序--文件名：DPSKjuexiang--功能：基于VHDL硬件描述語言，對基帶信號進(jìn)行絕對碼到相對碼的轉(zhuǎn)換libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityDPSKjuexiangisport(clk:instd_logic;--系統(tǒng)時鐘st
6、art:instd_logic;--開始轉(zhuǎn)換信號x:instd_logic;--絕對碼輸入信號y:outstd_logic);--相對碼輸出信號endDPSKjuexiang;architecturejuexiangofDPSKjuexiangissignalq:integerrange0to3;--分頻器signalxx:std_logic;--中間寄存信號beginprocess(clk,x)--此進(jìn)程完成絕對碼到相對碼的轉(zhuǎn)換beginifclk'eventandclk='1'thenifstart='0'thenq<
7、=0;xx<='0';elsifq=0thenq<=1;xx<=xxxorx;y<=xxxorx;--輸入信號與前一個輸出信號進(jìn)行異或elsifq=3thenq<=0;10elseq<=q+1;endif;endif;endprocess;endjuexiang;4.2CPSK調(diào)制VHDL程序--文件名：CPSK--功能：基于VHDL硬件描述語言，對基帶信號進(jìn)行調(diào)制libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_l
8、ogic_unsigned.all;entityCPSKisport(clk:instd_logic;--系統(tǒng)時鐘start:instd_logic;--開始調(diào)制信號x:instd_logic;--基帶信號y:outstd_logic);--已調(diào)制輸出信號endCPSK;architecturetwoo
