基于fpga的波形產(chǎn)生方法研究

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1、設(shè)計說明書基于FPGA的波形產(chǎn)生方法研究目錄1引言21.1項目概述21.2設(shè)計目的21.3設(shè)計任務(wù)21.4研究思路和方法22方案論證32.1可變時鐘計數(shù)器尋址方式32.2直接數(shù)字頻率合成方式32.3DDS原理33基于FPGA的DDS模塊的實現(xiàn)53.1現(xiàn)場可編程門陣列（FPGA）簡介53.2波形發(fā)生器的FPGA實現(xiàn)53.2.1相位累加器模塊53.2.2ROM查找表模塊63.3硬件平臺簡介83.3.1DAC083283.3.2系統(tǒng)引腳配置94調(diào)試運行104.1系統(tǒng)仿真104.2系統(tǒng)性能測試104.2.

2、1正弦波104.2.2方波114.2.3三角波114.2.4鋸齒波124.3系統(tǒng)性能分析125結(jié)論136參考文獻147附件157.1附件一：FPGA電路文件157.2附件二：波形數(shù)據(jù)MATLAB文件161引言1.1項目概述函數(shù)信號發(fā)生器是現(xiàn)代測試領(lǐng)域常用的一種信號源，廣泛應(yīng)用于通信、雷達、測控、電子對抗等領(lǐng)域。幾乎所有電參量的測量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對波形發(fā)生器提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，并且操作方便

3、等。可編程門陣列（FPGA）具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性。函數(shù)發(fā)生器作為現(xiàn)代測試領(lǐng)域常用的儀器之一，若基于可編程門陣列（FPGA），即可極大地提高函數(shù)發(fā)生器的性能，降低函數(shù)信號發(fā)生器的生產(chǎn)成本。此次試驗，我組做的是用數(shù)字頻率直接合成（DDS）的方式，基于FPGA的波形產(chǎn)生方法的研究。通過對DDS基本原理和工作特點，基本結(jié)構(gòu)等的學(xué)習(xí)研究，我們對任意波形發(fā)生器進行了細致的理論分析。其次通過對FPGA的了解，使用之前學(xué)習(xí)的數(shù)字頻率直接合成的（DDS）方式，實現(xiàn)基于FPGA的任意波形

4、發(fā)生器的研究。實驗中，通過產(chǎn)生正弦波、方波、三角波、鋸齒波等常規(guī)波形，波形頻率為150HZ—44K，印證設(shè)計符合標(biāo)準(zhǔn)，進一步產(chǎn)生任意波形。1.2設(shè)計目的通過此次試驗熟悉波形發(fā)生器的設(shè)計方法，選擇合適的方法進行深入研究，實現(xiàn)提高函數(shù)發(fā)生器的性能，降低函數(shù)發(fā)生器的生產(chǎn)成本。學(xué)習(xí)智能儀器的一般設(shè)計方法、熟悉FPGA的使用1.3設(shè)計任務(wù)通過研究波形產(chǎn)生的不同方法，選擇適當(dāng)?shù)姆绞窖兄苹贔PGA的任意波形發(fā)生器。要求可以產(chǎn)生正弦波、方波、三角波與鋸齒波等常規(guī)波形，而且能夠產(chǎn)生任意波形，從而滿足研究的需要。1

5、.4研究思路和方法利用FPGA產(chǎn)生波形數(shù)據(jù)，并控制DA輸出模擬電壓再通過低通濾波器即可獲得所要產(chǎn)生的波形。FPGA的程序設(shè)計采用QuartusII進行設(shè)計，并進行各個模塊的軟件仿真。硬件部分采用凌陽FPGA實驗箱，最后我們用40M的模擬示波器對所得波形進行測試。項目總體方案設(shè)計2方案論證2.1可變時鐘計數(shù)器尋址方式采用可變時鐘計數(shù)器尋址波形存儲表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。通過改變頻率發(fā)生器的頻率設(shè)定值，實現(xiàn)調(diào)整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供

6、讀出存儲器中波形數(shù)據(jù)所需的地址信號，波形數(shù)據(jù)依次讀出后送至高速D/A轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。這種傳統(tǒng)方式的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲表，可以產(chǎn)生連續(xù)的地址，輸出波形質(zhì)量高。但是取樣時頻率較高，對硬件的要求也較高。而且常需多級分頻或采用高性能的鎖相環(huán)，采用分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。2.2直接數(shù)字頻率合成方式直接數(shù)字頻率合成方式（DireetDigitalSynthesizer）簡稱DDS。是在一組存儲

7、器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了所需的波形數(shù)據(jù)。在控制電路的協(xié)調(diào)下，以一定的速率周而復(fù)始的將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。該方法用頻率控制寄存器和相位累加器取代了分頻器和鎖相環(huán)電路，信號輸出穩(wěn)定度高，提高了頻率輸出分辨率和轉(zhuǎn)換時間。本項目最開始采用了可變時鐘計數(shù)器尋址方式制作，通過改變鎖相環(huán)和時鐘分頻數(shù)來改變輸出波形的頻率，這種方法頻率輸出分辨率低、轉(zhuǎn)換速度慢、穩(wěn)定性不高。后改用DDS方式產(chǎn)生，可直接通過試驗箱的按鍵改變頻率控制寄存器的值來改變輸出波形的頻率，提高了

8、頻率分辨率、減少轉(zhuǎn)換時間。2.3DDS原理DDS（DirectDigitalSynthesizer）即直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)字控制。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其是在通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用尤為廣泛。DDS其基本結(jié)構(gòu)主要由相位累加器、寄存器、波形ROM、D/A轉(zhuǎn)換器四個部分組成，圖1DDS結(jié)構(gòu)原理圖系統(tǒng)在系統(tǒng)時鐘的作用下工作通過改