基于fpga的sdram控制器的設(shè)計(jì)和實(shí)現(xiàn)

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1、基于FPGA的SDRAM控制器的設(shè)計(jì)和實(shí)現(xiàn)0．引言隨著電子技術(shù)在工業(yè)、醫(yī)療、商業(yè)等領(lǐng)域的發(fā)展，人們對(duì)數(shù)據(jù)傳輸率的要求越來(lái)越高，傳統(tǒng)的單片機(jī)早已不能滿足這種高速數(shù)據(jù)傳輸?shù)囊蟆Ｅc此同時(shí)，可編程的邏輯器件FPGA/CPLD以其強(qiáng)大的功能，開(kāi)發(fā)過(guò)程投資小、周期短，可反復(fù)編程修改，開(kāi)發(fā)工具智能化等特點(diǎn)，成為當(dāng)今硬件設(shè)計(jì)的潮流；相比而言，F(xiàn)PGA即現(xiàn)場(chǎng)可編程門陣列，它的集成度高，可完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，更適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域[1]。SDRAM即：同步動(dòng)態(tài)隨即存儲(chǔ)器，與傳統(tǒng)的DRAM有很大區(qū)別。它可以與系統(tǒng)總線以同頻率工作，用同一個(gè)CPU時(shí)鐘周期即可完成數(shù)據(jù)的訪

2、問(wèn)和刷新，進(jìn)而大大的提高了數(shù)據(jù)傳輸率，其速度遠(yuǎn)大于DRAM。因而，SDRAM常作為數(shù)據(jù)緩存應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)中。目前，許多嵌入式設(shè)備的大容量、高速度存儲(chǔ)器都采用SDRAM來(lái)實(shí)現(xiàn)，而且大多都是用專用芯片完成其控制電路，這不但提高了設(shè)計(jì)成本，而且使系統(tǒng)的硬件電路變得復(fù)雜。隨著FPGA在嵌入式系統(tǒng)中的廣泛應(yīng)用，如果我們能夠結(jié)合具體的需要，利用FPGA來(lái)設(shè)計(jì)自己的SDRAM控制器，這些問(wèn)題就迎刃而解了。然而，SDRAM的控制邏輯復(fù)雜、時(shí)序要求嚴(yán)格，常常困擾設(shè)計(jì)人員。有很多文章[2，3，4，5]詳細(xì)的介紹了SDRAM的工作原理、控制時(shí)序和指令特點(diǎn)，以及基于FPGA的SDRAM控制器的實(shí)現(xiàn)方法，但

3、是并沒(méi)有詳細(xì)的給出控制器內(nèi)部結(jié)構(gòu)和指令時(shí)序的控制問(wèn)題。因此。本文將介紹一種基于FPGA的通用SDRAM控制器，并著重介紹設(shè)計(jì)方案中各模塊的功能和實(shí)現(xiàn)方法。該控制器用VHDL語(yǔ)言程序?qū)崿F(xiàn)，完成了SDRAM指令狀態(tài)轉(zhuǎn)換、信號(hào)仲裁判斷，并巧妙的用三個(gè)移位寄存器解決了指令的邏輯和時(shí)序的問(wèn)題。1.SDRAM簡(jiǎn)介SDRAM具有空間存儲(chǔ)量大、讀寫速度快、價(jià)格相對(duì)便宜的特點(diǎn)。但其控制邏輯復(fù)雜，需要周期性刷新操作、行列管理、不同延時(shí)和命令序列等。1.1SDRAM地址結(jié)構(gòu)SDRAM的存儲(chǔ)地址分為頁(yè)（bank）地址，行（row）地址和列（column）地址。例如一個(gè)8MByte的SDRAM，被分為4個(gè)bank，

4、即1個(gè)bank為2MByte，每個(gè)bank包括12行8列。1.2SDRAM的指令SDRAM的一系列指令如表1所示，每個(gè)指令最終都是通過(guò)控制RAS、CAS、WE信號(hào)來(lái)實(shí)現(xiàn)。通常對(duì)SDRAM的操作過(guò)程如下：表1SDRAM命令（1）SDRAM初始化操作：上電后至少等待100ns，然后至少執(zhí)行1條空操作；對(duì)所有頁(yè)執(zhí)行預(yù)充電操作；向各頁(yè)發(fā)出兩條刷新操作指令；最后執(zhí)行SDRAM工作模式的設(shè)定LMR命令用來(lái)配置SDRAM工作模式寄存器，SDRAM工作寄存器如表2所示。其中A11～A10是用戶保留位；A9用來(lái)配置寫突發(fā)模式；A8～A7是操作模式，通常為“00”,代表標(biāo)準(zhǔn)操作模式；A6～A4設(shè)置CAS延遲時(shí)

5、間；A3決定突發(fā)操作模式是順序還是間隔型；最后的三位A2~A0用來(lái)配置突發(fā)長(zhǎng)度。表2SDRAM工作寄存器A9A7A11A10A8A6A5A4A3A2A1A0ReserveWriteburstmodeOperatingmodeLatencymodeBursttypeBurstlength（1）SDRAM讀、寫操作：根據(jù)實(shí)際應(yīng)用的需要，發(fā)出讀、寫指令。SDRAM可實(shí)現(xiàn)突發(fā)式讀寫，支持的突發(fā)長(zhǎng)度可配置為1個(gè)、2個(gè)、4個(gè)、8個(gè)數(shù)據(jù)周期或者頁(yè)模式。并且突發(fā)的模式可以配置為順序或者間隔型。對(duì)SDRAM進(jìn)行訪問(wèn)的最主要操作就是讀RD和寫WR操作。SDRAM在進(jìn)行讀寫操作時(shí)，必須要先進(jìn)行頁(yè)激活A(yù)CT操作，

6、以保證存儲(chǔ)單元是打開(kāi)的，以便從中讀取地址或者寫入地址，關(guān)閉存儲(chǔ)單元通過(guò)預(yù)充電PHC命令實(shí)現(xiàn)。在進(jìn)行寫操作時(shí)，內(nèi)部的列地址和數(shù)據(jù)就會(huì)被寄存；進(jìn)行讀操作時(shí)，內(nèi)部地址被寄存，等待CAS延遲時(shí)間（通常為1～3個(gè)時(shí)鐘周期）后，讀出的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上，具體時(shí)序詳見(jiàn)SDRAM數(shù)據(jù)手冊(cè)，此處不再贅述。（2）操作終止：當(dāng)SDRAM接收到讀、寫指令后，開(kāi)始進(jìn)行順次的讀寫操作，直到達(dá)到突發(fā)長(zhǎng)度或者突發(fā)終止指令BT出現(xiàn)。2．SDRAM控制器方案SDRAM控制器【6】針對(duì)SDRAM的指令操作特點(diǎn)，為SDRAM提供同步命令接口和時(shí)序邏輯控制，下面將以ALTERA公司的Cyclone系列FPGA為例，主機(jī)系統(tǒng)時(shí)鐘為

7、100MHz，使用三星公司的K4SE，8MByteSDRAM【7】，介紹SDRAM控制器的具體設(shè)計(jì)方法。圖1為SDRAM控制器的接口原理圖。圖1SDRAM控制器接口原理圖接口信號(hào)介紹：（1）與主機(jī)接口信號(hào)：CLK：系統(tǒng)時(shí)鐘信號(hào)；RESET:：系統(tǒng)復(fù)位信號(hào)；CMD[2:0]：譯碼指令，如表3所示；CMDACK：指令應(yīng)答信號(hào)，通知主機(jī)命令已被SDRAM執(zhí)行；ADDR：地址線，根據(jù)具體情況確定位數(shù)，本例中為22位，A21、A2