基于fpga 的數(shù)字系統(tǒng)設(shè)計

基于fpga 的數(shù)字系統(tǒng)設(shè)計

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1、《基于FPGA的數(shù)字系統(tǒng)設(shè)計》項目設(shè)計項目名稱:電子密碼鎖姓名:蔣流洲院系:應(yīng)用技術(shù)學(xué)院專業(yè):09電子信息工程(應(yīng)電應(yīng)本)學(xué)號:7指導(dǎo)教師:徐正坤完成時間:2011年6月30日目錄1項目名稱、內(nèi)容與要求…………………………………………1頁1.1設(shè)計內(nèi)容………………………………………………………1頁1.2具體要求………………………………………………………1頁2系統(tǒng)整體架構(gòu)(ArchitectureDescription)…………………1頁2.1設(shè)計思路………………………………………………………1頁2.2系統(tǒng)原理(包含:框圖等闡述)與設(shè)計說明等內(nèi)容…

2、………2頁2.3創(chuàng)新點與原創(chuàng)性內(nèi)容…………………………………………3頁3系統(tǒng)設(shè)計(含HDL或原理圖輸入設(shè)計)………………………3頁注:此部分包含主要邏輯單元、模塊、源代碼等內(nèi)容3.1HDL代碼………………………………………………………3頁3.2系統(tǒng)整體電路圖(或RTL級電路圖)………………………11頁4系統(tǒng)仿真(SimulationWaveform)……………………………12頁5FPGA實現(xiàn)(FPGAImplementation)…………………………12頁注:此處應(yīng)包含硬件驗證、操作過程、結(jié)果等說明6總結(jié)(Closing)………………………………

3、………………15頁參考書目(Reference):…………………………………………16頁1項目名稱、內(nèi)容與要求1.1設(shè)計內(nèi)容實驗板上有10個按鍵k1~k10,其中k1~k10作為密碼輸入按鍵,k10作為復(fù)位按鍵,一便重新開始輸入的密碼。當然,這個電子密碼鎖與實際的電子密碼鎖的設(shè)計有一些不一樣,也許實際的電子密碼鎖并不設(shè)置復(fù)位按鍵,而是當密碼輸入錯誤后,延長很長一段時間才接受新密碼的輸入。假設(shè)電子密碼鎖的密碼為四位數(shù)3216。利用實驗板上的一個數(shù)碼管顯示輸入密碼次數(shù),當輸入密碼正確時,在數(shù)碼管上顯示字符“H”;當輸入密碼不正確時,在數(shù)碼管上顯示字符

4、“E”。1.2具體要求1﹞.具有密碼輸入功能。2﹞.設(shè)置復(fù)位按鍵,以便重新輸入新的密碼。3﹞.在數(shù)碼管上顯示輸入密碼次數(shù)。4﹞.拒絕接受超過規(guī)定次數(shù)的密碼輸入信號。5﹞.當密碼輸入正確時,在數(shù)碼管上顯示字符“H”;當密碼輸入不正確時,在數(shù)碼管上顯示字符“E”;2系統(tǒng)整體架構(gòu)2.1設(shè)計思路電子密碼鎖在生活中十分常見,在這我將設(shè)計一個具有較低成本的電子密碼鎖,本文講述了我整個設(shè)計過程及收獲。講述了電子密碼鎖的的工作原理以及各個模塊的功能,并講述了所有部分的設(shè)計思路,對各部分電路方案的選擇、元器件的篩選、以及對它們的調(diào)試、對波形圖的分析,到最后的總體圖

5、的分析。2.2系統(tǒng)原理(包含:框圖等闡述)與設(shè)計說明等內(nèi)容用VHDL編寫程序?qū)崿F(xiàn)電子密碼鎖,其原理框圖如圖所示,程序中的時終信號clk為石英(32768Hz)分頻后的8Hz標準信號,作為產(chǎn)生0.5s信號的輸入信號。七中k1k9為按鍵輸入信號,k10作為復(fù)位按鍵。當沒有按鍵按下時連接到CPLD或FPGA的信號k1k10都為高電平信號;當有按鍵按下時,k1~k10的一個信號為低電平。電子密碼鎖采用狀態(tài)機和對按鍵輸入次數(shù)相結(jié)合的方法,保證只有輸入正確的密碼,狀態(tài)機才能轉(zhuǎn)換到最后正確的狀態(tài),顯示開鎖字符。程序由7個進程組成,進程P1和P2將8Hz標準信號

6、分頻后,產(chǎn)生0.5s脈沖信號(carry),與按鍵輸入信號配合,消除按鍵輸入的抖動,并作為狀態(tài)轉(zhuǎn)換進程P4的時終輸入信號。進程P3鎖存按鍵輸入信號,為狀態(tài)機提供一個穩(wěn)定的按鍵輸入信號。進程P4將下一個狀態(tài)(next_state)轉(zhuǎn)換為當前狀態(tài)(state)。進程P5產(chǎn)生次態(tài)信號(next_state),只有當有按鍵輸入和狀態(tài)轉(zhuǎn)移控制信號en為邏輯“1”時才能夠產(chǎn)生次態(tài)信號。進程P4和進程P5是電子密碼鎖的核心,密碼的設(shè)置也是編寫狀態(tài)機時確定的。進程P6對按鍵輸入次數(shù)計數(shù),并且為顯示按鍵輸入次數(shù)的7段譯碼器BCD碼數(shù)據(jù)。進程P7判斷按鍵輸入次數(shù)是否

7、已經(jīng)輸入3次,如果輸入密碼的次數(shù)小于等于3,狀態(tài)轉(zhuǎn)移控制信號en為邏輯“1”,否則為邏輯“0”。當仍然有密碼輸入時,禁止狀態(tài)發(fā)生變化,因此如果輸入密碼過程中,只要輸入一個錯誤密碼,就不可能轉(zhuǎn)換到最后正確的狀態(tài)。BCD碼-7段譯碼器顯示按鍵輸入次數(shù)和輸入密碼正確或者錯誤2.3創(chuàng)新點與原創(chuàng)性內(nèi)容新增顯示正確與錯誤功能3系統(tǒng)設(shè)計(含HDL或原理圖輸入設(shè)計)3.1HDL代碼Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_arith.all;Useieee.std_logic_unsigne

8、d.all;EntityelockisPort(clk,k1,k2,k3,k4,k5:instd_logic;k6,k7,k8,k9,k

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