基于fpga的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)

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1、桂林電子科技大學(xué)課程設(shè)計(jì)（論文）報(bào)告用紙第17頁共18頁課程設(shè)計(jì)(論文)說明書題目：基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)院（系）：信息與通信學(xué)院專業(yè)：微電子學(xué)學(xué)生姓名：學(xué)號(hào)：0900240115指導(dǎo)教師：職稱：實(shí)驗(yàn)師2012年12月25日桂林電子科技大學(xué)課程設(shè)計(jì)（論文）報(bào)告用紙第17頁共18頁一、所用設(shè)備與器材1.1儀器設(shè)備使用儀器設(shè)備有FPGADE2-70開發(fā)板、PC機(jī)、信號(hào)發(fā)生器。圖1FPGADE2-70開發(fā)板圖二．系統(tǒng)方案2.1設(shè)計(jì)思想利用數(shù)字電子技術(shù)、EDA設(shè)計(jì)方法、FPGA等技術(shù)，設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè)基于FPGA的數(shù)字電子時(shí)鐘基本功能，其

2、基本組成框圖如圖1所示，振蕩器采用ALTERA的DE2-70實(shí)驗(yàn)板的50MHz輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。擴(kuò)展功能設(shè)計(jì)為倒計(jì)時(shí)功能，從59分55秒至59分59秒，每秒亮一盞燈報(bào)時(shí)。2.1.1課題背景20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力的推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能更進(jìn)一步，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快

3、。20世紀(jì)80年代末，出現(xiàn)了FPGA(FieldProgrommableGate桂林電子科技大學(xué)課程設(shè)計(jì)（論文）報(bào)告用紙第17頁共18頁Array)，CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB設(shè)計(jì)的原理圖輸入，自動(dòng)布局布線及PCB分析，以及邏輯設(shè)計(jì)，邏輯仿真布爾綜合和化簡等方面擔(dān)任了重要的角色，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模，標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。硬件描述語言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語言。本論文就是應(yīng)用VHDL語言來實(shí)現(xiàn)秒表的電路設(shè)計(jì)。VHDL語言是標(biāo)準(zhǔn)硬件描述語言，它的特點(diǎn)就是能形式化

4、抽樣表示電路結(jié)構(gòu)及行為，支持邏輯設(shè)計(jì)中層次領(lǐng)域的描述，借用了高級(jí)語言的精巧結(jié)構(gòu)簡化電路描述，具有電路模擬與驗(yàn)證及保證設(shè)計(jì)的正確性，支持電路由高層向底層的綜合變換，便于文檔管理，易于理解和設(shè)計(jì)重用。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。????利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在

5、計(jì)算機(jī)上自動(dòng)處理完成。????現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。用VHDL語言開發(fā)的流程:（1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件

6、。（2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。（4）布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。桂林電子科技大學(xué)課程設(shè)計(jì)（論文）報(bào)告用紙第17頁共18頁（5）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。本設(shè)計(jì)為一個(gè)多功能的數(shù)

7、字鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)的循環(huán)計(jì)數(shù)：具有校對(duì)功能。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在Quartus工具軟件下，采用自頂向下的設(shè)計(jì)方式，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基本FPGA的數(shù)字鐘。系統(tǒng)主芯片采用EP2C70F896C6，有時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)、清零、啟停功能。隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕

8、的方向發(fā)展。人們對(duì)時(shí)間計(jì)量的精度要求越來越高，鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更