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《高速電路板設(shè)計(jì)技術(shù)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。
1、計(jì)章計(jì)圖1-a理想電源下等效電路原理圖圖1-b實(shí)際電源下等效電路原理圖由以上兩圖可分析電源通道的阻抗對(duì)負(fù)載端噪聲的影響。其實(shí)，當(dāng)電路上存在高頻量成分時(shí)，如數(shù)字邏輯導(dǎo)致的“0”“1”調(diào)變、高速時(shí)鐘及其他高頻模擬信號(hào)時(shí)，電源總線將表現(xiàn)出很大的感抗特性，由于此時(shí)的電抗與通過(guò)信號(hào)的頻率成正比，所以電源總線的瞬態(tài)阻抗值將遠(yuǎn)遠(yuǎn)大于其電阻值，電源總線上將有較大的“壓降”或“噪聲”。圖2-a電源總線方案例圖圖2-b電源層方案例圖電源層方案為電路板(PCB)設(shè)計(jì)提供了一個(gè)更接近理想模型的實(shí)現(xiàn)途徑，它能夠最大程度地
2、減小感抗的影響。加圖3-a理想電容模型圖3-b實(shí)際電容模型圖4-a實(shí)際電容的頻率特性圖4-b相同類(lèi)型電容的頻率特性表1幾種旁路（濾波）電容ESL、ESR以次減小通用型高頻COG類(lèi)多層片狀陶瓷電容器，其電容量非常穩(wěn)定,幾乎不隨溫度、電壓和時(shí)間的變化而變化。圖6不同類(lèi)型電容的頻率特性并聯(lián)可增加濾波的頻率范圍。圖7兩電容并聯(lián)后的頻率特性圖8去耦電容的位置與濾波性能的關(guān)系電容放置原則：阻抗最?。偮窂阶疃蹋Ｎ覀儾扇〉囊磺写胧┑氖鞘沟卯?dāng)從負(fù)載向電源“看”過(guò)去的時(shí)候，使戴維南模型的阻抗---線路阻抗與電源
3、內(nèi)阻之和最小。去耦電容的阻抗并聯(lián)作用大大降低了戴維南模型的阻抗。計(jì)圖9-a/b通過(guò)VCC和GNG的信號(hào)回路圖9-c信號(hào)交流等效回路圖10具有完整(交流)地平面信號(hào)回路選擇圖11（交流）地平面開(kāi)口導(dǎo)致最佳回路的破壞計(jì)計(jì)圖12管腳、過(guò)孔導(dǎo)致的最佳回路的破壞第一課加附銅***關(guān)于地彈（groundbounce）在高速數(shù)字電路中，器件封裝的引腳電感在器件的輸出狀態(tài)發(fā)生改變時(shí)的充放電（電流浪涌）作用會(huì)在器件內(nèi)部參考地上產(chǎn)生相應(yīng)的電位漂移，該漂移稱為“地彈”?！暗貜棥碑a(chǎn)生過(guò)程的示意圖：此時(shí)：與引腳電流變化成
4、正比！通常單一輸出引腳引起的地彈電壓不大，如果同一芯片上到N個(gè)容性負(fù)載的N個(gè)輸出引腳同時(shí)做相同的狀態(tài)轉(zhuǎn)換，就會(huì)產(chǎn)生一個(gè)較大的地彈，此時(shí)有可能造成電路故障。舉例觀察地彈對(duì)電路的影響：地彈造成的雙重觸發(fā)。Clock的作用是其上升沿鎖存數(shù)據(jù)（鎖存后電路的輸出等于鎖存時(shí)刻的電路輸入）。電路內(nèi)部影響地彈大小的因素：邏輯狀態(tài)的10%—90%轉(zhuǎn)換時(shí)間、轉(zhuǎn)換電壓幅度、引腳電感、負(fù)載。幾種器件的轉(zhuǎn)換時(shí)間和電壓幅度：另：14引腳雙列直插引腳的電感是8nH,68引腳雙列直插引腳的電感是35nH,68引腳表面封貼引腳的
5、電感是7nH,錫球式封裝一般為0.1nH。傳輸線（相對(duì)與驅(qū)動(dòng)線）Z0Z0單位是歐姆，且：該模型忽略了線路電阻，是一個(gè)理想模型，另有低損耗模型、趨膚模型。1/21/21/21/21/21/21/21/2計(jì)帶帶Z0微帶其中：帶Z0計(jì)計(jì)加ZZZ0阻抗減小，傳輸延遲增加。理想傳輸線可視為與長(zhǎng)度無(wú)關(guān)的電阻，與長(zhǎng)度有關(guān)的是傳輸延遲時(shí)間。Z0信號(hào)218mm43mm91mm19mmZ0ZL定性地，在負(fù)載端向前和向后“看”：負(fù)載上的電壓等于線路壓降與反射電壓之和。Z0Z0傳輸Z0t應(yīng)該是：+0.78Z0Z0+Z0
6、tZ0信號(hào)為：個(gè)信號(hào)為：Z0ZLZsZ0ZL圖25.a并聯(lián)端接示意圖圖25.b上下拉并聯(lián)端接示意圖圖25.c半上拉并聯(lián)端接示意圖Z0圖25.d交流并聯(lián)端接示意圖計(jì)加ZSZ0ZSZ0ZSZ0ZSZ0圖26串聯(lián)端接示意圖圖27串聯(lián)端端點(diǎn)波形示意圖圖27避免傳輸線布線中的直角彎示意圖圖28減少過(guò)孔示意圖圖29避免樁線示意圖比30ZoZLZSZL圖30容性串?dāng)_示意圖圖31容性串?dāng)_電壓噪聲時(shí)延示意圖3．2感性串?dāng)_感性串?dāng)_得集總模型如圖32，與容性互感的兩端噪聲電壓情況相似，只是負(fù)載端為負(fù)脈沖（源端發(fā)送正脈
7、沖時(shí)），見(jiàn)圖33。圖32感性串?dāng)_意圖圖33感性串?dāng)_電壓噪聲時(shí)延示意圖3．2容性+感性串?dāng)_及反射在完整地平面條件下，感性和容性的串?dāng)_電壓分量大小基本相同，所以負(fù)載端的串?dāng)_相互抵消，而兩分量在源端疊加，帶狀線更能夠顯示出感性和容性的串?dāng)_電壓分量的平衡，微帶線的榮幸串?dāng)_比感性串?dāng)_小，所以其在負(fù)載端有一個(gè)小的負(fù)脈沖。對(duì)于不完整地平面，如容性開(kāi)槽等，這時(shí)感性串?dāng)_要強(qiáng)于容性串?dāng)_分量。當(dāng)源端沒(méi)有端接時(shí)，反射系數(shù)幾乎為-1，因此源端“短路”狀態(tài)源端的串?dāng)_被反向后反射到負(fù)載端，如圖34。圖34源端低阻抗串?dāng)_電壓噪
8、聲時(shí)延示意圖例1：串?dāng)_與距離的關(guān)系近端（源端）串?dāng)_反射后在遠(yuǎn)端（負(fù)載端）影響的測(cè)量裝置原理圖0.010in=0.254mm2.5Vtr=880pSTp=4.5nS2*Tp=9nS200mV=4*50mV與距離平方成反比。例2：隔離（保護(hù)）線的效果隔離前后的串?dāng)_下降了近2.5倍例3：高度（厚度）與串?dāng)_的關(guān)系隨著電路速度的提高，EMI問(wèn)題也越來(lái)越嚴(yán)重。一方面高速電路產(chǎn)生EMI問(wèn)題，另一方面高速電路對(duì)EMI很敏感。即使是一個(gè)不受EMI影響的電路，CCIFF也對(duì)其高頻噪聲與輻射有嚴(yán)格的限制。EMI是一個(gè)
