基于fpga的pci-express總線設計

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1、基于FPGA的高速IO技術(shù)PCIe技術(shù)簡介基本的I/O概念單端輸入，2個IC間僅用單一的信號連接，該信號與指定的電壓范圍進行比較，得出邏輯值。差分信號差分輸入，一對標識為V+和V-的導線來表示。當V+>V-時，信號定義成正極信號，當V+

2、序模型：系統(tǒng)同步源同步自同步系統(tǒng)同步（共同時鐘/普通時序系統(tǒng)）系統(tǒng)同步系統(tǒng)就是指驅(qū)動端和接收端的同步時鐘信號都是由一個系統(tǒng)時鐘發(fā)生器提供。時序模型示意圖源同步的應用背景在低速通信中，大多數(shù)的信號延時都被忽略了，因為與有效時間相比，延時時間很短。但是，隨著速度的提高，管理延時越來越困難，甚至最終變得不可能。改善問題的方法之一及時發(fā)送數(shù)的同時發(fā)送一個時鐘副本。這種方法叫源同步。它可以極大的簡化時序參數(shù)。源同步結(jié)構(gòu)圖與時序圖時序模型源同步示意圖源同步的缺點源同步設計導致時鐘域數(shù)量的劇增。對于具有有限時鐘緩沖器的現(xiàn)場可編程門陣列（FPGA）和必須量身定制每個時鐘樹的

3、專用集成電路（ASIC）等器件來說，這將帶來時序約束和分析難題。對于采用大型并行總線的設計來說，該問題會進一步加重：由于電路板的設計限制，每條數(shù)據(jù)總線通常要采用一個以上的轉(zhuǎn)發(fā)時鐘。因此，一條32位總線可能需要4個、甚至8個轉(zhuǎn)發(fā)時鐘。調(diào)節(jié)轉(zhuǎn)發(fā)時鐘的輸出時間，使時鐘在數(shù)據(jù)單元的中間位置發(fā)生翻轉(zhuǎn)，因此，數(shù)據(jù)線和時鐘線的長度需要互相匹配。其缺點是，在目的芯片接收到的數(shù)據(jù)必須從接收時鐘域轉(zhuǎn)移到全局芯片時鐘域中。自同步自同步：兩塊芯片之間的通信，其中發(fā)送芯片產(chǎn)生的數(shù)據(jù)流同時包括數(shù)據(jù)和時鐘信息結(jié)構(gòu)框圖時序模型自同步自同步接口的三個主要模塊分別是：并串轉(zhuǎn)換（SERDES/M

4、GTs）串并轉(zhuǎn)換時鐘數(shù)據(jù)恢復（PLL）1.并串轉(zhuǎn)換：可裝載移位寄存器回轉(zhuǎn)選擇器的簡單邏輯圖2.串并轉(zhuǎn)換串并轉(zhuǎn)換時并串轉(zhuǎn)換的反過程3.時鐘/數(shù)據(jù)恢復時鐘恢復過程無法產(chǎn)生一個共用時鐘或者同數(shù)據(jù)一起發(fā)送時鐘。作為代替，由鎖相環(huán)（PLL）合成出一個與輸入串行信號的時鐘頻率一致的時鐘。鎖相環(huán)：鎖相環(huán)是這樣的一種電路，它能根據(jù)參考時鐘和輸入信號來產(chǎn)生鎖定輸入信號的新時鐘。多路復用（multiplexed）在并行通信領(lǐng)域在并行數(shù)據(jù)傳輸中，經(jīng)常使用額外的控制信號線為數(shù)據(jù)賦予不同的意義。例如數(shù)據(jù)時能信號，一起在同一總線上對數(shù)據(jù)和控制信號的多路選擇。多路復用在串行通信領(lǐng)域串行域

5、中，標志或標記用于將數(shù)據(jù)與非數(shù)據(jù)（通常指空閑數(shù)據(jù)）區(qū)分開來。標志還可用來表示不同的信息類型，如數(shù)據(jù)信息和控制信息。千兆位串行I/O產(chǎn)生背景對寬帶和速度的行業(yè)要求不斷地改進I/O設計。需要不斷改進下面的各項參數(shù)性能，如：數(shù)據(jù)流引腳數(shù)電磁干擾（EMI）成本背板效率千兆位串行I/O的優(yōu)勢最大的優(yōu)勢是：速度從片內(nèi)/片外、板內(nèi)/板外或盒內(nèi)/盒外獲取數(shù)據(jù)時，沒有其他的技術(shù)可以超過高速串行鏈路。這種技術(shù)的線速范圍為1Gb/s~12Gb/s,有效負載范圍為0.8Gb~10Gb因此可以進行大量的數(shù)據(jù)傳輸。其他優(yōu)勢：引腳較少沒有大量的同時開關(guān)輸出（SSO）問題EMI較低且成本較

6、低MGT:千兆位級收發(fā)器-----千兆位級串行器/解串器（SERDES）的別名。接收并行數(shù)據(jù)，并允許在串行鏈路上進行大帶寬數(shù)據(jù)傳輸高速通信下中串行I/O較并行I/O的技術(shù)在以下5個發(fā)面的優(yōu)勢1.最大數(shù)據(jù)流極端情況下某些大型可編輯邏輯器件具有20個或更多個10Gb串并收發(fā)器，可以實現(xiàn)總帶寬為200Gb/s的輸入和輸出。2.引腳數(shù)將大量數(shù)據(jù)傳入或者傳出芯片或電路板時遇到的第一個問題是引腳問題。通常，輸入和輸出引腳數(shù)是有限的。雖然引腳數(shù)會隨著時間而增加，但缺點總是不夠用。使用大量引腳時，電路板設計時間和成本會急劇增加。考慮連接器及電纜的選擇和可用性時，連接器的引腳

7、數(shù)也非常重要，球形柵格陣列（BGA）封裝可能會不方便。3.同步轉(zhuǎn)換輸出采用單端并行總線時，設計者應考慮同步轉(zhuǎn)換輸出（SSO）。因為，其中某些輸出會在同一時間翻轉(zhuǎn)，如果出現(xiàn)太多的同步轉(zhuǎn)換，觸地反彈會產(chǎn)生大量噪音。設計者可以在所有I/O上使用差分信號處理技術(shù)，以此來消耗SSO技術(shù)，但是這樣做就會使引腳數(shù)翻倍。如果數(shù)據(jù)流需求比較適中，設計者可以使用具有適當引腳的并行接口。4.EMI時鐘越快，放射測試就越難進行，因此，千兆位設計看起來近乎不可能，但是，通常高速串行鏈路的輻射量比較低速度工作的大型總線低，這還因為運行時千兆位鏈路需要出色的信號完整性。輻射問題實際上就是

8、信號完整性問題5.成本采用MGT通常會降低系統(tǒng)總成本