eda課程設(shè)計__多路彩燈設(shè)計

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1、多路彩燈控制器的設(shè)計O引言???硬件描述語言(HDL)是相對于一般的計算機(jī)軟件語言如C，Pascal而言的。HDL是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計者可以利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的門級或更底層的結(jié)構(gòu)網(wǎng)表文件和下載文件。VHDL(VeryHighSpeedIntegratedCircuitHardwaredescriptionLang

2、tuage)主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。與其他的HDL語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)。從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。在文獻(xiàn)中作者從不同的角度闡述了EDA技術(shù)的應(yīng)用，它具有功能強(qiáng)大、描述能力強(qiáng)、可移植性好、研制周期短、成本低等特點(diǎn)，即使設(shè)計者不懂硬件的結(jié)構(gòu)，也能進(jìn)行獨(dú)立的設(shè)計。本文以Alter公司提供的Max+PlusⅡ?yàn)槠脚_，設(shè)計一個可變速的彩燈控制器，可以在不修改硬件電路的基礎(chǔ)上

3、，僅通過更改軟件就能實(shí)現(xiàn)任意修改花型的編程控制方案，實(shí)現(xiàn)控制16只LED以6種花型和兩種速度循環(huán)變化顯示，而且設(shè)計非常方便，設(shè)計的電路保密性。（一）實(shí)驗(yàn)?zāi)康?．進(jìn)一步掌握數(shù)字電路課程所學(xué)的理論知識。2．了解數(shù)字電路設(shè)計的基本思想和方法，學(xué)會科學(xué)分析和解決問題。3．熟悉幾種常用集成數(shù)字芯片，并掌握其工作原理，進(jìn)一步學(xué)會使用其進(jìn)行電路設(shè)計。4.培養(yǎng)認(rèn)真嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)和實(shí)事求是的工作態(tài)度一、設(shè)計任務(wù)與要求（1）要有多種花形變花。（2）多路花形可以自動變換循環(huán)往復(fù)。（3）彩燈變幻的快慢接拍可以選擇。（4）具有清零開關(guān)。二

4、、總體框圖（一）設(shè)計思路用VHDL進(jìn)行設(shè)計，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計優(yōu)點(diǎn)以及層次化的設(shè)計概念，層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。???首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分，規(guī)定每一個模塊的功能以及各模塊之間的接口，最終設(shè)計方案分為三大模塊：16路花樣彩燈顯示器、時序控制器、整個電路系統(tǒng)，從而達(dá)到控制彩燈閃爍速度的快慢和花型的的變換。1.自動控制

5、多路彩燈按預(yù)設(shè)的花型進(jìn)行變換；2、花型種類不少于三種，花型自擬；3.分別用快慢兩種節(jié)拍實(shí)現(xiàn)花型變換。4.選擇：用可編輯邏輯器件實(shí)現(xiàn)。(二)總體方案的設(shè)計根據(jù)題目實(shí)際要求，經(jīng)過分析與思考，擬定以下兩種方案：方案一：總體分為三個模塊。第一塊實(shí)現(xiàn)花形的演示，，第二塊實(shí)現(xiàn)花形的控制及節(jié)拍控制；第三塊實(shí)現(xiàn)時鐘信號的產(chǎn)生。方案二：整體電路分為四塊。第一塊實(shí)現(xiàn)花形的演示；第二塊實(shí)現(xiàn)花形的控制；第三塊實(shí)現(xiàn)節(jié)拍控制；第四塊實(shí)現(xiàn)信號產(chǎn)生。方案三：有三個模塊，第一個模塊是時鐘控制模塊，第二塊是花形控制模塊，第三塊是整體模塊。（三）總體

6、設(shè)計的選擇三種方案比較發(fā)現(xiàn)，第三種方案相對簡單。這樣設(shè)計其優(yōu)點(diǎn)在于：設(shè)計思想比較簡單，元件種類使用較少，且易于連接電路?；谝陨显?，加上短時間內(nèi)完成課程設(shè)計，我選擇了連線少的，易于連接和調(diào)試的方案。（四）總體設(shè)計的選擇1設(shè)計原理??時序控制電路SXKZ根據(jù)輸入信號CKL_IN，CLR，CHOSE_KEY產(chǎn)生符合一定要求的、供顯示控制電路ＸＳＫＺ使用的控制時鐘信號，而顯示控制電路XSKZ則根據(jù)時序控制電路SXKZ輸入的控制時鐘信號，輸出６種花形循環(huán)變化的、控制１６路彩燈工作的控制信號，這些控制信號加上驅(qū)動電路一起

7、控制彩燈工作。2系統(tǒng)設(shè)計方案根據(jù)系統(tǒng)設(shè)計方案要求可知，整個系統(tǒng)共三個輸入信號：控制彩燈節(jié)拍快慢的基準(zhǔn)時鐘信號CLK_IN，系統(tǒng)清零信號CLR，彩燈節(jié)拍快慢選擇開關(guān)CHOSE_KEY：共有16個輸出信號LED【15..0】，分別控制16路彩燈。我們可將整個彩燈控制器CDKZQ分為兩大部分：時序控制電路SXKZ和顯示控制電路XSKZ，整個系統(tǒng)的組成原理如下圖。三、選擇器件16X16LED顯示EPI１２版上SW【０】撥碼ＣＬＫ１p四、功能模塊（一）時序控制電路的ＶＨＤＬ源程序――SXKZ。ＶＨＤＨlibraryieee

8、;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysxkzisport(chose_key:instd_logic;clk_in:instd_logic;clr:instd_logic;clk:outstd_logic);endentitysxkz;architectureartofsxkzi