資源描述：
《eda課程設計__多路彩燈設計》由會員上傳分享，免費在線閱讀，更多相關內容在行業(yè)資料-天天文庫。
1、多路彩燈控制器的設計O引言???硬件描述語言(HDL)是相對于一般的計算機軟件語言如C，Pascal而言的。HDL是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結構和連接方式。設計者可以利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定其結構特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA和CPLD內部結構，并實現相應邏輯功能的門級或更底層的結構網表文件和下載文件。VHDL(VeryHighSpeedIntegratedCircuitHardwaredescriptionLang
2、tuage)主要用于描述數字系統(tǒng)的結構、行為、功能和接口。與其他的HDL語言相比，VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構。從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。在文獻中作者從不同的角度闡述了EDA技術的應用，它具有功能強大、描述能力強、可移植性好、研制周期短、成本低等特點，即使設計者不懂硬件的結構，也能進行獨立的設計。本文以Alter公司提供的Max+PlusⅡ為平臺，設計一個可變速的彩燈控制器，可以在不修改硬件電路的基礎上
3、，僅通過更改軟件就能實現任意修改花型的編程控制方案，實現控制16只LED以6種花型和兩種速度循環(huán)變化顯示，而且設計非常方便，設計的電路保密性。（一）實驗目的1．進一步掌握數字電路課程所學的理論知識。2．了解數字電路設計的基本思想和方法，學會科學分析和解決問題。3．熟悉幾種常用集成數字芯片，并掌握其工作原理，進一步學會使用其進行電路設計。4.培養(yǎng)認真嚴謹的工作作風和實事求是的工作態(tài)度一、設計任務與要求（1）要有多種花形變花。（2）多路花形可以自動變換循環(huán)往復。（3）彩燈變幻的快慢接拍可以選擇。（4）具有清零開關。二
4、、總體框圖（一）設計思路用VHDL進行設計，首先應該理解，VHDL語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設計層次。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構成龐大而復雜的系統(tǒng)。???首先應進行系統(tǒng)模塊的劃分，規(guī)定每一個模塊的功能以及各模塊之間的接口，最終設計方案分為三大模塊：16路花樣彩燈顯示器、時序控制器、整個電路系統(tǒng)，從而達到控制彩燈閃爍速度的快慢和花型的的變換。1.自動控制
5、多路彩燈按預設的花型進行變換；2、花型種類不少于三種，花型自擬；3.分別用快慢兩種節(jié)拍實現花型變換。4.選擇：用可編輯邏輯器件實現。(二)總體方案的設計根據題目實際要求，經過分析與思考，擬定以下兩種方案：方案一：總體分為三個模塊。第一塊實現花形的演示，，第二塊實現花形的控制及節(jié)拍控制；第三塊實現時鐘信號的產生。方案二：整體電路分為四塊。第一塊實現花形的演示；第二塊實現花形的控制；第三塊實現節(jié)拍控制；第四塊實現信號產生。方案三：有三個模塊，第一個模塊是時鐘控制模塊，第二塊是花形控制模塊，第三塊是整體模塊。（三）總體
6、設計的選擇三種方案比較發(fā)現，第三種方案相對簡單。這樣設計其優(yōu)點在于：設計思想比較簡單，元件種類使用較少，且易于連接電路?；谝陨显?，加上短時間內完成課程設計，我選擇了連線少的，易于連接和調試的方案。（四）總體設計的選擇1設計原理??時序控制電路SXKZ根據輸入信號CKL_IN，CLR，CHOSE_KEY產生符合一定要求的、供顯示控制電路ＸＳＫＺ使用的控制時鐘信號，而顯示控制電路XSKZ則根據時序控制電路SXKZ輸入的控制時鐘信號，輸出６種花形循環(huán)變化的、控制１６路彩燈工作的控制信號，這些控制信號加上驅動電路一起
7、控制彩燈工作。2系統(tǒng)設計方案根據系統(tǒng)設計方案要求可知，整個系統(tǒng)共三個輸入信號：控制彩燈節(jié)拍快慢的基準時鐘信號CLK_IN，系統(tǒng)清零信號CLR，彩燈節(jié)拍快慢選擇開關CHOSE_KEY：共有16個輸出信號LED【15..0】，分別控制16路彩燈。我們可將整個彩燈控制器CDKZQ分為兩大部分：時序控制電路SXKZ和顯示控制電路XSKZ，整個系統(tǒng)的組成原理如下圖。三、選擇器件16X16LED顯示EPI１２版上SW【０】撥碼ＣＬＫ１p四、功能模塊（一）時序控制電路的ＶＨＤＬ源程序――SXKZ。ＶＨＤＨlibraryieee
8、;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysxkzisport(chose_key:instd_logic;clk_in:instd_logic;clr:instd_logic;clk:outstd_logic);endentitysxkz;architectureartofsxkzi
