synopsys工具簡介(1)

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1、Synopsys工具簡介LEDA　　LEDA是可編程的語法和設計規(guī)范檢查工具，它能夠對全芯片的VHDL和Verilog描述、或者兩者混合描述進行檢查，加速SoC的設計流程。LEDA預先將IEEE可綜合規(guī)范、可仿真規(guī)范、可測性規(guī)范和設計服用規(guī)范集成，提高設計者分析代碼的能力。VCSTM　　VCS是編譯型Verilog模擬器，它完全支持OVI標準的VerilogHDL語言、PLI和SDF。VCS具有目前行業(yè)中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASICSign-Off的要求。VCS結合了節(jié)拍式算法和事件驅動算法

2、，具有高性能、大規(guī)模和高精度的特點，適用于從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。SciroccoTM　　Scirocco是迄今為止性能最好的VHDL模擬器，并且是市場上唯一為SoC驗證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術，即在同一個模擬器中把節(jié)拍式模擬技術與事件驅動的模擬技術結合起來。Scir

3、occo的高度優(yōu)化的VHDL編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統(tǒng)驗證的設計者來說非常重要。Vera　　Vera驗證系統(tǒng)滿足了驗證的需要，允許高效、智能、高層次的功能驗證。Vera驗證系統(tǒng)已被Sun、NEC、Cisco等公司廣泛使用以驗證其實際的產品，從單片ASIC到多片ASIC組成的計算機和網絡系統(tǒng)，從定制、半定制電路到高復雜度的微處理器。Vera驗證系統(tǒng)的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。Vera驗證系統(tǒng)適用于功能

4、驗證的各個層次，它具有以下特點：與設計環(huán)境的緊密集成、啟發(fā)式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。PhysicalCompiler　　PhysicalCompiler解決0.18微米以下工藝技術的IC設計環(huán)境，是Synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓RTL設計者可以在最短的時間內得到性能最高的電路。通過集成綜合算法、布局算法和布線算法。在RTL到GDSII的設計流程中，PhysicalCompiler向設計者提供了可以確保即使是最復雜的IC設計的性能預估性和時序收斂性。ClocktreeCompiler　　Clock

5、TreeCompiler是嵌入于Physical6Compiler的工具，它幫助設計者解決深亞微米IC設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。DC-Expert(DesignCompiler)　　DC得到全球60多個半導體廠商、380多個工藝庫的支持。據最新Dataquest的統(tǒng)計，Synopsys的邏輯綜合工具占據91%的市場份額。DC是十二年來工業(yè)界標準的邏輯綜合工具，也是Synopsys最核心的產品。它使IC設計者在最短的時間內最佳的利用硅片完成設計。它根據

6、設計描述和約束條件并針對特定的工藝庫自動綜合出一個優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，并產生多種性能報告，在縮短設計時間的同時提高設計性能。DCUltra　　對于當今所有的IC設計，DCUltra是可以利用的最好的綜合平臺。它擴展了DCExpert的功能，包括許多高級的綜合優(yōu)化算法，讓關鍵路徑的分析和優(yōu)化在最短的時間內完成。在其中集成的ModuleCompiler數據通路綜合技術，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造出又快又小的電路。DFTCompiler　　DFTCompiler提供獨創(chuàng)的“一遍測試綜合”

7、技術和方案。它和DesignCompiler、PhysicalCompiler系列產品集成在一起的，包含功能強大的掃描式可測性設計分析、綜合和驗證技術。DFTCompiler可以使設計者在設計流程的前期，很快而且方便的實現高質量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFTCompiler同時支持RTL級、門級的掃描測試設計規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時進行失效覆蓋的分析。PowerCompiler　　PowerCompiler提供簡便的功耗優(yōu)化能力，能夠自動將設計的功耗最小化，提供綜合前的功耗預估能力，讓設計者可以更