synopsys工具簡介(1)

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1、Synopsys工具簡介LEDA　　LEDA是可編程的語法和設(shè)計(jì)規(guī)范檢查工具，它能夠?qū)θ酒腣HDL和Verilog描述、或者兩者混合描述進(jìn)行檢查，加速SoC的設(shè)計(jì)流程。LEDA預(yù)先將IEEE可綜合規(guī)范、可仿真規(guī)范、可測性規(guī)范和設(shè)計(jì)服用規(guī)范集成，提高設(shè)計(jì)者分析代碼的能力。VCSTM　　VCS是編譯型Verilog模擬器，它完全支持OVI標(biāo)準(zhǔn)的VerilogHDL語言、PLI和SDF。VCS具有目前行業(yè)中最高的模擬性能，其出色的內(nèi)存管理能力足以支持千萬門級的ASIC設(shè)計(jì)，而其模擬精度也完全滿足深亞微米ASICSign-Off的要求。VCS結(jié)合了節(jié)拍式算法和事件驅(qū)動(dòng)算法

2、，具有高性能、大規(guī)模和高精度的特點(diǎn)，適用于從行為級、RTL到Sign-Off等各個(gè)階段。VCS已經(jīng)將CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗(yàn)證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結(jié)果的交互和后處理分析。SciroccoTM　　Scirocco是迄今為止性能最好的VHDL模擬器，并且是市場上唯一為SoC驗(yàn)證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術(shù)，即在同一個(gè)模擬器中把節(jié)拍式模擬技術(shù)與事件驅(qū)動(dòng)的模擬技術(shù)結(jié)合起來。Scir

3、occo的高度優(yōu)化的VHDL編譯器能產(chǎn)生有效減少所需內(nèi)存，大大加快了驗(yàn)證的速度，并能夠在一臺(tái)工作站上模擬千萬門級電路。這一性能對要進(jìn)行整個(gè)系統(tǒng)驗(yàn)證的設(shè)計(jì)者來說非常重要。Vera　　Vera驗(yàn)證系統(tǒng)滿足了驗(yàn)證的需要，允許高效、智能、高層次的功能驗(yàn)證。Vera驗(yàn)證系統(tǒng)已被Sun、NEC、Cisco等公司廣泛使用以驗(yàn)證其實(shí)際的產(chǎn)品，從單片ASIC到多片ASIC組成的計(jì)算機(jī)和網(wǎng)絡(luò)系統(tǒng)，從定制、半定制電路到高復(fù)雜度的微處理器。Vera驗(yàn)證系統(tǒng)的基本思想是產(chǎn)生靈活的并能自我檢查的測試向量，然后將其結(jié)合到test-bench中以盡可能充分測試所設(shè)計(jì)的電路。Vera驗(yàn)證系統(tǒng)適用于功能

4、驗(yàn)證的各個(gè)層次，它具有以下特點(diǎn)：與設(shè)計(jì)環(huán)境的緊密集成、啟發(fā)式及全隨機(jī)測試、數(shù)據(jù)及協(xié)議建模、功能代碼覆蓋率分析。PhysicalCompiler　　PhysicalCompiler解決0.18微米以下工藝技術(shù)的IC設(shè)計(jì)環(huán)境，是Synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓RTL設(shè)計(jì)者可以在最短的時(shí)間內(nèi)得到性能最高的電路。通過集成綜合算法、布局算法和布線算法。在RTL到GDSII的設(shè)計(jì)流程中，PhysicalCompiler向設(shè)計(jì)者提供了可以確保即使是最復(fù)雜的IC設(shè)計(jì)的性能預(yù)估性和時(shí)序收斂性。ClocktreeCompiler　　Clock

5、TreeCompiler是嵌入于Physical6Compiler的工具，它幫助設(shè)計(jì)者解決深亞微米IC設(shè)計(jì)中時(shí)鐘樹的時(shí)序問題。它不僅能夠簡化設(shè)計(jì)流程，而且可以極大的提高時(shí)鐘樹的質(zhì)量：對于插入延時(shí)有5％－20％的改進(jìn)，對時(shí)鐘偏移有5％－10％的改進(jìn)。DC-Expert(DesignCompiler)　　DC得到全球60多個(gè)半導(dǎo)體廠商、380多個(gè)工藝庫的支持。據(jù)最新Dataquest的統(tǒng)計(jì)，Synopsys的邏輯綜合工具占據(jù)91%的市場份額。DC是十二年來工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品。它使IC設(shè)計(jì)者在最短的時(shí)間內(nèi)最佳的利用硅片完成設(shè)計(jì)。它根據(jù)

6、設(shè)計(jì)描述和約束條件并針對特定的工藝庫自動(dòng)綜合出一個(gè)優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告，在縮短設(shè)計(jì)時(shí)間的同時(shí)提高設(shè)計(jì)性能。DCUltra　　對于當(dāng)今所有的IC設(shè)計(jì)，DCUltra是可以利用的最好的綜合平臺(tái)。它擴(kuò)展了DCExpert的功能，包括許多高級的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在最短的時(shí)間內(nèi)完成。在其中集成的ModuleCompiler數(shù)據(jù)通路綜合技術(shù)，DCUltra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造出又快又小的電路。DFTCompiler　　DFTCompiler提供獨(dú)創(chuàng)的“一遍測試綜合”

7、技術(shù)和方案。它和DesignCompiler、PhysicalCompiler系列產(chǎn)品集成在一起的，包含功能強(qiáng)大的掃描式可測性設(shè)計(jì)分析、綜合和驗(yàn)證技術(shù)。DFTCompiler可以使設(shè)計(jì)者在設(shè)計(jì)流程的前期，很快而且方便的實(shí)現(xiàn)高質(zhì)量的測試分析，確保時(shí)序要求和測試覆蓋率要求同時(shí)得到滿足。DFTCompiler同時(shí)支持RTL級、門級的掃描測試設(shè)計(jì)規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時(shí)進(jìn)行失效覆蓋的分析。PowerCompiler　　PowerCompiler提供簡便的功耗優(yōu)化能力，能夠自動(dòng)將設(shè)計(jì)的功耗最小化，提供綜合前的功耗預(yù)估能力，讓設(shè)計(jì)者可以更