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《畢業(yè)設(shè)計(jì)eda技術(shù)實(shí)用教程eda課程設(shè)計(jì)報(bào)告.doc》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、EDA課程設(shè)計(jì)報(bào)告課程：EDA技術(shù)實(shí)用教程學(xué)院：電子與信息工程學(xué)院班級(jí)：姓名：學(xué)號(hào)：教師：完成日期：2013.01.024949目錄實(shí)驗(yàn)一、3-8譯碼器的仿真5實(shí)驗(yàn)二、2選一多路選擇器8實(shí)驗(yàn)三、十進(jìn)制計(jì)數(shù)器10實(shí)驗(yàn)四、四選一多路選擇器14實(shí)驗(yàn)五、ADC0809采樣狀態(tài)機(jī)20實(shí)驗(yàn)六、11010011序列檢測(cè)23實(shí)驗(yàn)七、兩個(gè)8位乘8位的有符號(hào)數(shù)乘法器25實(shí)驗(yàn)八、全加器27實(shí)驗(yàn)九、LPM_COUNTER計(jì)數(shù)模塊29實(shí)驗(yàn)十、LPM_COUNTER計(jì)數(shù)模塊例化31實(shí)驗(yàn)十一、LPM隨機(jī)存儲(chǔ)器的設(shè)置和調(diào)用33實(shí)驗(yàn)十二、LPM_ROM的定制和使36實(shí)驗(yàn)
2、十三、FIFO定制38實(shí)驗(yàn)十四、LPM嵌入式鎖相環(huán)調(diào)用39實(shí)驗(yàn)十五、NCO核數(shù)控振蕩器使用方法40實(shí)驗(yàn)十六、使用IPCORE設(shè)計(jì)FIR濾波器42實(shí)驗(yàn)十七、數(shù)字時(shí)鐘43實(shí)驗(yàn)十八、交通燈474949實(shí)驗(yàn)一、3-8譯碼器的仿真一：實(shí)驗(yàn)名稱：3-8譯碼器仿真二：實(shí)驗(yàn)要求：熟悉對(duì)max+plusⅡ10.0的使用，并且能簡(jiǎn)單的使用進(jìn)行3-8譯碼器的仿真和論證。三：實(shí)驗(yàn)步驟：1：使用max+plusⅡ10.0軟件，設(shè)計(jì)3-8譯碼器的實(shí)驗(yàn)原理圖如下所示：圖1實(shí)驗(yàn)原理圖2：波形的仿真與分析啟動(dòng)max+plusⅡ10.0Waveformeditor菜單，
3、進(jìn)入波形編輯窗口，選擇欲仿真的所有IO管腳。如下圖所示：49圖2波形編輯為輸入端口添加激勵(lì)波形，使用時(shí)鐘信號(hào)。選擇初始電平為“0”，時(shí)鐘周期倍數(shù)為“1”。添加完后，波形圖如下所示：圖3添加激勵(lì)后的波形打開max+plusⅡ10.0Simulator菜單，確定仿真時(shí)間，單擊Start開始仿真，如下圖所示：49圖4仿真過程圖5仿真結(jié)果四：實(shí)驗(yàn)結(jié)論：使用max+plusⅡ10.0能很好的完成很多電路的仿真與工作。49實(shí)驗(yàn)二、2選一多路選擇器一、原理圖設(shè)計(jì)輸入法圖一2選1多路選擇器結(jié)構(gòu)體圖二電路編譯結(jié)果圖三波形仿真由波形圖可知：當(dāng)a、b兩個(gè)
4、輸入口分別輸入不同頻率信號(hào)時(shí)，針對(duì)選通控制端s上所加的不同電平，輸出端y將有對(duì)應(yīng)不同信號(hào)輸出。例如當(dāng)s為低電平時(shí)，y口輸出了來自a端的較高頻率的時(shí)鐘信號(hào)；反之，即當(dāng)s為高電平時(shí)，y口輸出了來自b端的較低頻率的時(shí)鐘信號(hào)。二、文本設(shè)計(jì)輸入（VHDL）法49圖四2選1多路選擇器（VHDL）圖五2選1多路選擇器（VHDL）波形圖圖六2選1多路選擇器（VHDL）引腳分布圖49實(shí)驗(yàn)三、十進(jìn)制計(jì)數(shù)器一、VHDL程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_UNSIGNED.all
5、;entityCNT10isport(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(3DOwNTO0);DOUT:outstd_logic_vector(3DOWNTO0);COUT:OUTSTD_LOGIC);ENdentityCNT10;ARCHITECTUREbehavofCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)variableQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0'THENQ:=(OTHERS=
6、>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIF(LOAD='0')THENQ:=DATA;ELSEIFQ<9THENQ:=Q+1;ELSEQ:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;ENDIF;IFQ="1001"THENCOUT<='1';elseCOUT<='0';ENDIF;49DOUT<=Q;ENDPROCESS;ENDbehav;它是一個(gè)帶有異步復(fù)位和同步加載功能的十進(jìn)制加法計(jì)數(shù)器。二、編譯報(bào)告CompilationReport_flowsumamyS
7、imulationRepoet_simutlaionwaveformcnt10.vwf49由圖可知，（1）當(dāng)計(jì)數(shù)使能EN為高電平時(shí)允許計(jì)數(shù)；RST低電平時(shí)計(jì)數(shù)器被清零。（2）由于LOAD是同步加載控制信號(hào)，其第一個(gè)負(fù)脈沖恰好在CLK的上升沿處，故將5加載于計(jì)數(shù)到9，出現(xiàn)了第一個(gè)進(jìn)位脈沖。由于LOAD第二個(gè)負(fù)脈沖未在CLK上升沿處，故沒有發(fā)生加載操作，而第3、4個(gè)負(fù)脈沖都出現(xiàn)了加載操作；（3）當(dāng)計(jì)數(shù)器每次計(jì)到9時(shí)，輸出為高電平，而且計(jì)數(shù)器又從0開始重新計(jì)數(shù)三、RTL圖49四、symbolcnt10.bdf49實(shí)驗(yàn)四、四選一多路選擇器一、用
8、IF_THEN語句實(shí)現(xiàn)4選1多路選擇器圖一用IF_THEN語句實(shí)現(xiàn)4選1多路選擇器文本設(shè)計(jì)輸入圖二程序運(yùn)行編譯結(jié)果49圖三四選一多路選擇器的電路仿真波形圖由上圖可知：當(dāng)sel=11時(shí)，y=intput3；當(dāng)
