modelsim軟件使用

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1、邏輯設(shè)計(jì)與FPGA仿真軟件Modelsim的基本知識(shí)福州大學(xué)微電子系仿真與驗(yàn)證1、編寫測(cè)試驗(yàn)證程序1.1、測(cè)試驗(yàn)證程序有三個(gè)主要目的1.2、典型的測(cè)試驗(yàn)證程序形式2、激勵(lì)波形產(chǎn)生2.1、值序列2.2、重復(fù)模式3、測(cè)試驗(yàn)證程序?qū)嵗?.1、解碼器3.2、觸發(fā)器Verilog模塊的測(cè)試目的：如何編寫的測(cè)試文件，對(duì)所做的設(shè)計(jì)進(jìn)行完整的測(cè)試和驗(yàn)證。掌握組織模塊測(cè)試的常用方法學(xué)會(huì)編寫常用的測(cè)試代碼。模塊的測(cè)試被測(cè)模塊激勵(lì)和控制信號(hào)輸出響應(yīng)和驗(yàn)證1、編寫測(cè)試驗(yàn)證程序測(cè)試驗(yàn)證程序用于測(cè)試和驗(yàn)證設(shè)計(jì)的正確性。VerilogHDL提供強(qiáng)有力的結(jié)構(gòu)來(lái)編寫測(cè)試驗(yàn)證程序。1、編寫測(cè)試驗(yàn)證程序1

2、.1、測(cè)試驗(yàn)證程序有三個(gè)主要目的：1)產(chǎn)生模擬激勵(lì)(波形)；2)將輸入激勵(lì)加入到測(cè)試模塊并收集其輸出響應(yīng)；3)將響應(yīng)輸出與期望值進(jìn)行比較。1.2、典型的測(cè)試驗(yàn)證程序形式moduleTest_Bench;（不做端口聲明）//通常測(cè)試驗(yàn)證程序沒(méi)有輸入和輸出端口。Local_reg_and_net_declarations（端口聲明）Generate_waveforms_using_initial_&_always_statemen（產(chǎn)生激勵(lì)波形）Instantiate_module_under_test（例化被測(cè)模塊）Monitor_output_and_compare_

3、with_expected_values（輸出監(jiān)控或直接波形輸出）endmodule測(cè)試時(shí)，通過(guò)在測(cè)試驗(yàn)證程序中進(jìn)行實(shí)例化，將激勵(lì)自動(dòng)加載于測(cè)試模塊。1.2、典型的測(cè)試驗(yàn)證程序形式測(cè)試模塊常見(jiàn)的形式：moduleXX_tb;reg…;//被測(cè)模塊輸入變量類型定義wire…;//被測(cè)模塊輸出變量類型定義initialbegin…;end……//產(chǎn)生測(cè)試信號(hào)alwaysbegin…;end//產(chǎn)生測(cè)試信號(hào)tsintm(.in1(ina),.in2(inb),.out1(outa),.out2(outb));//被測(cè)模塊的實(shí)例引用initialbegin….;….;end/

4、/記錄輸出和響應(yīng)endmodule1.2、典型的測(cè)試驗(yàn)證程序形式測(cè)試模塊中常用的過(guò)程塊：initialalways所有的過(guò)程塊都在0時(shí)刻同時(shí)啟動(dòng)；它們是并行的，在模塊中不分前后。initial塊只執(zhí)行一次。always塊只要符合觸發(fā)條件可以循環(huán)執(zhí)行。1.2、典型的測(cè)試驗(yàn)證程序形式如何描述激勵(lì)信號(hào)：modulet;rega,b,sel;//被測(cè)模塊的輸入信號(hào)用寄存器賦值wireout;;//被測(cè)模塊的輸出信號(hào)//引用多路器實(shí)例mux2m(out,a,b,sel);//加入激勵(lì)信號(hào)initialbegina=0;b=1;sel=0;#10b=0;#10b=1;sel=1;

5、#10a=1;#10$stop;end1.2、典型的測(cè)試驗(yàn)證程序形式如何觀察被測(cè)模塊的響應(yīng)：在initial塊中，用系統(tǒng)任務(wù)$time和$monitor$time返回當(dāng)前的仿真時(shí)刻$monitor只要在其變量列表中有某一個(gè)或某幾個(gè)變量值發(fā)生變化，便在仿真單位時(shí)間結(jié)束時(shí)顯示其變量列表中所有變量的值。例：initialbegin$monitor($time,,“out=%ba=%bb=%bsel=%b”,out,a,b,sel);end2、激勵(lì)波形產(chǎn)生有兩種產(chǎn)生激勵(lì)值的主要方法：產(chǎn)生值序列，即在確定的離散時(shí)間間隔加載激勵(lì)。2)產(chǎn)生重復(fù)模式的波形。2.1、值序列A1、產(chǎn)生值

6、序列的最佳方法是使用initial語(yǔ)句。initialbeginReset=0;#100Reset=1;#80Reset=0;#30Reset=1;end產(chǎn)生的波形如圖所示。Initial語(yǔ)句中的賦值語(yǔ)句用時(shí)延控制產(chǎn)生波形。此外，語(yǔ)句內(nèi)時(shí)延也能夠按如下實(shí)例所示產(chǎn)生波形。因?yàn)槭褂玫氖亲枞赃^(guò)程賦值，上面語(yǔ)句中的時(shí)延是相對(duì)時(shí)延。2.1、值序列B、若要重復(fù)產(chǎn)生一個(gè)值序列，可以使用always語(yǔ)句替代initial語(yǔ)句。ParameterREPEAT_DELAY=35;IntegerCoinValue;alwaysbeginCoinValue=0;#7CoinValue=25

7、;#2CoinValue=5;#8CoinValue=10;#6CoinValue=5;#REPEAT_DELAY;end這是因?yàn)閕nitial語(yǔ)句只執(zhí)行一次而always語(yǔ)句會(huì)重復(fù)執(zhí)行2.2、重復(fù)模式A、重復(fù)模式的生成通過(guò)使用如下的連續(xù)賦值形式加以簡(jiǎn)化：assign#(PERIOD/2)Clock=~Clock;但是這種做法并不完全正確。問(wèn)題在于Clock是一個(gè)線網(wǎng)(只有線網(wǎng)能夠在連續(xù)賦值中被賦值)，它的初始值是z，并且，z等于x，~x等于x。因此Clock的值永遠(yuǎn)固定為值x。現(xiàn)在需要一種初始化Clock方法?？捎胕nitial語(yǔ)句實(shí)現(xiàn)。initi