fpga quartus_ii_時(shí)鐘約束

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1、FPGAQuartusII時(shí)鐘約束時(shí)鐘約束(ClockSpecification):約束所有時(shí)鐘(包括你的設(shè)計(jì)中特有的時(shí)鐘)對(duì)準(zhǔn)確的時(shí)序分析結(jié)果而言是必不可少的。QuartusIITimeQuestTimingAnalyzer為各種各樣的時(shí)鐘配置和典型時(shí)鐘提供許多SDC命令。這個(gè)章節(jié)將介紹SDC可用的應(yīng)用編程接口,以及描述指定的時(shí)鐘特性。時(shí)鐘(Clocks)使用create_clock命令為任何register,port或pin進(jìn)行時(shí)鐘特性描述,使其具有獨(dú)一的時(shí)鐘特性。例6–2展示了create_clock命令:Example6–2.create_

2、clockCommandcreate_clock-period[-name][-waveform][-add]Table6–6.create_clockCommandOptions選項(xiàng)描述-period指定時(shí)鐘周期[-name]指定時(shí)鐘名稱(chēng)(不一定是約束時(shí)鐘的節(jié)點(diǎn)名稱(chēng))[-waveform]指定時(shí)鐘上升沿/下降沿[-add]可以對(duì)一個(gè)時(shí)鐘節(jié)點(diǎn)進(jìn)行多個(gè)時(shí)鐘約束指定你要約束的時(shí)鐘(目

3、標(biāo)節(jié)點(diǎn))Example6–3約束時(shí)鐘頻率100MHz,占空比50%,0ns上升沿,5ns下降沿。Example6–3.100MHzClockCreationcreate_clock–period10–waveform{05}clkExample6–4和上例相差90度的相位。Example6–4.100MHzShiftedby90DegreesClockCreationcreate_clock–period10–waveform{2.57.5}clk_sys使用create_clock命令約束時(shí)鐘缺省的sourceLatency值為0。Quartus

4、IITimeQuestTimingAnalyzer自動(dòng)為非虛擬時(shí)鐘(non-virtualclocks)計(jì)算時(shí)鐘網(wǎng)絡(luò)延時(shí)(clock’snetworklatency)。QuartusIIHandbook,Volume36-29生成時(shí)鐘(GeneratedClocks)QuartusIITimeQuestTimingAnalyzer可以把修改或改變主時(shí)鐘(或者引入時(shí)鐘)特性的分頻時(shí)鐘、波紋時(shí)鐘和電路作為生成時(shí)鐘。你可以定義這些電路的輸出作為生成時(shí)鐘。這些定義可以讓QuartusIITimeQuestTimingAnalyzer分析這些時(shí)鐘以及關(guān)聯(lián)的時(shí)

5、鐘網(wǎng)絡(luò)延時(shí)(networklatency)。使用create_generated_clock命令定義生成時(shí)鐘。Example6–5.create_generated_clockCommandcreate_generated_clock[-name]-source[-edges][-edge_shift][-divide_by][-multiply_by][-duty_cycle][-add][-invert][-m

6、aster_clock][-phase][-offset]Table6–7.create_generated_clockCommandOptions選項(xiàng)描述-name生成時(shí)鐘名-source指定被設(shè)定的時(shí)鐘節(jié)點(diǎn)-edges

7、-edge_shift-edges指定和主時(shí)鐘的上升沿和下降沿有關(guān)的新的上升沿和下降沿-divide_by

8、-multiply_by-divide_b

9、y和-multiply_by要素是基于第一個(gè)時(shí)鐘上升沿,通過(guò)設(shè)定來(lái)延長(zhǎng)或者縮短指定要素的波形-duty_cycle指定生成時(shí)鐘的占空比-add允許你對(duì)同一個(gè)管腳添加多個(gè)時(shí)鐘約束-invert-master_clock用于主管腳上有多個(gè)時(shí)鐘存在時(shí)指定一個(gè)主時(shí)鐘-phase指定生成時(shí)鐘的相位-offset指定生成時(shí)鐘的偏移指定被分配到的目標(biāo)管腳源延時(shí)是由于從主時(shí)鐘(不一定是主管腳)開(kāi)始的時(shí)鐘網(wǎng)絡(luò)延時(shí)所致。你可以使用set_clock_latency–sour

10、ce命令約束源延時(shí)。Figure6–17展示了如何產(chǎn)生一個(gè)基于10ns時(shí)鐘的反向生成時(shí)鐘:Figure6–17.Gener

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