入門資料:FPGA時序分析基礎(chǔ)與時鐘約束實例

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1、入門:FPGA時序分析基礎(chǔ)與時鐘約束實例2013-07-16何謂靜態(tài)時序分析(STA,StaticTimingAnalysis)?首先,設(shè)計者應(yīng)該對FPGA內(nèi)部的工作方式有一些認(rèn)識。FPGA的內(nèi)部結(jié)構(gòu)其實就好比一塊PCB板,F(xiàn)PGA的邏輯陣列就好比PCB板上的一些分立元器件。PCB通過導(dǎo)線將具有相關(guān)電氣特性的信號相連接,F(xiàn)PGA也需要通過內(nèi)部連線將相關(guān)的邏輯節(jié)點導(dǎo)通。PCB板上的信號通過任何一個元器件都會產(chǎn)生一定的延時,F(xiàn)PGA的信號通過邏輯門傳輸也會產(chǎn)生延時。PCB的信號走線有延時,F(xiàn)PGA的信號走線也有延時。這就帶來了一系列問題,一個信號從FPGA的一端輸入,

2、經(jīng)過一定的邏輯處理后從FPGA的另一端輸出,這期間會產(chǎn)生多大的延時呢?有多個總線信號從FPGA的一端輸入,這條總線的各個信號經(jīng)過邏輯處理后從FPGA的另一端輸出,這條總線的各個信號的延時一致嗎?之所以關(guān)心這些問題,是因為過長的延時或者一條總線多個信號傳輸時間的不一致,不僅會影響FPGA本身的性能,而且也會給FPGA之外的電路或者系統(tǒng)帶來諸多問題。言歸正傳吧,之所以引進(jìn)靜態(tài)時序分析的理論也正是基于上述的一些思考。它可以簡單的定義為:設(shè)計者提出一些特定的時序要求(或者說是添加特定的時序約束),套用特定的時序模型,針對特定的電路進(jìn)行分析。分析的最終結(jié)果當(dāng)然是要求系統(tǒng)時序

3、滿足設(shè)計者提出的要求。????????下面舉一個最簡單的例子來說明時序分析的基本概念。假設(shè)信號需要從輸入到輸出在FPGA內(nèi)部經(jīng)過一些邏輯延時和路徑延時。系統(tǒng)要求這個信號在FPGA內(nèi)部的延時不能超過15ns,而開發(fā)工具在執(zhí)行過程中找到了如圖所示的一些可能的布局布線方式。那么,怎樣的布局布線能夠達(dá)到系統(tǒng)的要求呢?仔細(xì)分析一番,發(fā)現(xiàn)所有路徑的延時可能為14ns、15ns、16ns、17ns、18ns,有兩條路徑能夠滿足要求,那么最后的布局布線就會選擇滿足要求的兩條路徑之一。????????靜態(tài)時序分析的前提就是設(shè)計者先提出要求,然后時序分析工具才會根據(jù)特定的時序模型進(jìn)行

4、分析,即有約束才會有分析。若設(shè)計者不添加時序約束,那么時序分析就無從談起。特權(quán)同學(xué)常常碰見一些初學(xué)者在遇到問題時不問青紅皂白就認(rèn)為是時序問題,實際上只有在添加了時序約束后,系統(tǒng)的時序問題才有可能暴露出來。????????下面我們再來看一個例子,我們假設(shè)有4個輸入信號,經(jīng)過FPGA內(nèi)部一些邏輯處理后輸出。FPGA內(nèi)部的布線資源有快有慢之分,好比國道和高速公路。通過高速通道所需要的路徑延時假設(shè)為3ns-7ns,但只有兩條可用;而通過慢速通道的路徑延時則>10ns。????????默認(rèn)情況下,離高速通道較近的din_2和din_3路徑被布線到了高速通道上,當(dāng)前的4個信號

5、在FPGA內(nèi)部的延時為:????????din1=15ns,din2=4ns,din3=6ns,din4=13ns。但是,我們實際的系統(tǒng)需求是這樣的:????????din1<10ns,din2<10ns,din3<20ns,din4<20ns。????????按照前面給出的4個輸入信號的默認(rèn)布局布線情況來看,din1是無法滿足時序要求的。????????如果我們按照實際的需求對FPGA進(jìn)行如下的時序約束:????????din1<10ns,din2<10ns,din3<20ns,din4<20ns。????????此時,F(xiàn)PGA將重新進(jìn)行布局布線。由于添加了時序

6、約束,因此,F(xiàn)PGA的布局布線工具會根據(jù)這個實際需求,重新做布局布線后,我們看到,重新布局布線后的路徑延時如下:?????????din1=7ns,din2=4ns,din3=18ns,din4=13ns。????????此時,F(xiàn)PGA內(nèi)部的時序全部都能夠滿足要求。????????關(guān)于約束,我們要稍微提一下兩種不恰當(dāng)?shù)募s束方法,即欠約束和過約束。我們假設(shè)下面提到的兩種情況下的原始系統(tǒng)實際時序要求都是一樣的,即前面我們所說的:din1<10ns,din2<10ns,din3<20ns,din4<20ns但是下面這兩種情況的約束不是完全按照實際系統(tǒng)時序需求來約束,我們

7、來看看這些情況下會出現(xiàn)什么問題。欠約束的情況(din1和din2過約束):????????如果對本實例添加約束為din1<20ns,din2<20ns,din3<20ns,din4<20ns。????????此時,由于4條路徑的延時都能夠控制在20ns要求之內(nèi),所以當(dāng)前的約束都能夠達(dá)到目標(biāo)。????????但是,相對于實際的情況,有兩種情形:????????A.din1和din2走了高速通道,那么當(dāng)前約束也能夠滿足實際的時序要求;????????B.din1和din2都沒有走高速通道,或者有1條路徑走了高速通道,那么結(jié)果是一樣的,整個系統(tǒng)的時序無法滿足要求。???

8、過約束的情

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