試論中國知識產權法律文化芻論的論文

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1、VGA彩條信號發(fā)生器1.緒論本設計采用EDA技術，通過CPLD芯片實現(xiàn)了實現(xiàn)VGA彩條信號的顯示的設計，本文采用Verilog硬件描述語言描述VGA彩條信號的顯示電路，完成對電路的功能仿真。通過按鍵來實現(xiàn)橫彩條、豎彩條、棋盤式方格圖案的選擇，并能進一步設計出文字、圖像的顯示。與傳統(tǒng)的設計方式相比，本設計由于采用了CPLD芯片來實現(xiàn)，它將大量的電路功能集成到一個芯片中，并且可以由用戶自行設計邏輯功能，提高了系統(tǒng)的集成度和可靠性。1.1課程設計要求通過兩周的時間，小組成員進行學習和討論，來設計一個VHDL/Verilog程序來實現(xiàn)以下功能：1.

2、利用FPGA實現(xiàn)VGA彩條信號發(fā)生器.2.可以產生彩色橫條,彩色豎條信號,彩色棋盤格信號.3.由一個按鍵按照順序選擇不同模式的信號輸出.4.選用GW48-PK2系統(tǒng),編寫程序在FPGA上實現(xiàn)并加以驗證.1.2課程設計目的1、熟悉VGA顯示器的實現(xiàn)原理2、加深對VHDL語言的設計編程和設計語言規(guī)則的應用3、熟悉集成電路設計的流程，學習使用EDA集成電路設計軟件QuartusII進行模擬綜合，然后在FPGA上實現(xiàn)。1.3實驗環(huán)境開發(fā)過程中采用集成工具QuartuaII實現(xiàn)設計，選用GW48-PK2實驗箱，以及一個顯示器。2．總體方案設計2.1系

3、統(tǒng)的工作原理和組成框圖CPLD是整個系統(tǒng)的核心，通過對其編程可輸出RGB三基色信號和HS、VS行場掃描同步信號。當?shù)?4頁共14頁VGA彩條信號發(fā)生器CPLD接受單片機輸出的控制信號后，內部的數(shù)據(jù)選擇器模塊根據(jù)控制信號選通相應的圖像生成模塊，輸出圖像信號，與行場掃描時序信號一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對應的彩色圖像。CPLD所需的工作時鐘由外部高精度有源晶振提供，系統(tǒng)原理框圖如圖1?？刂瓢存I電源CPLD接口電路VGA顯示器時鐘電路圖2.1系統(tǒng)原理框圖2.2VGA視頻顯示原理　　工業(yè)標準的VGA顯示模

4、式為：640×468×16色×60Hz。常見的彩色顯示器，一般由CRT(陰極射線管)構成，彩色是由R、G、B（紅、綠、藍）三基色組成，CRT用逐行掃描或隔行掃描的方式實現(xiàn)圖像顯示，由VGA控制模塊產生的水平同步信號和垂直同步信號控制陰極射線槍產生的電子束，打在涂有熒光粉的熒光屏上，產生R、G、B三基色，合成一個彩色像素。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對電子束進行消隱，每行結束是用行同步信號HS進行行同步；掃描完所有行，再由場同步信號VS進行場同步，并使

5、掃描回到屏幕的左上方，同時進行場消隱，預備下一場的掃描。行同步信號HS和場同步信號VS是兩個重要的信號。顯示過程中，HS和VS的極性可正可負，顯示器內可自動轉換為正極性邏輯。VGA行同步信號HS和場同步信號VS的時序圖如圖2所示，T1為行同步消隱（約為6μs）；T2為行顯示時間（約為26μs）；T3為場同步消隱（兩個行周期）；T4為場顯示時間（480個行周期）。顯示器每掃描完一行，再掃描一下行時會花一定時間來準備，因此要滿足時序要求，見圖2。第14頁共14頁VGA彩條信號發(fā)生器從0計數(shù)到639圖2.2VGA行掃描時序圖同樣每掃描完一幀，再掃

6、描下一幀行時也會花一定時間來準備，因此也要滿足其時序要求，見圖3。圖2.3VGA場掃描時序圖對于VGA顯示器的上述五個信號的時序驅動要嚴格遵循“VGA工業(yè)標準”，即640×480×60HZ模式，否則無法顯示正確地圖象。VGA工業(yè)標準要求的頻率：　　時鐘頻率：25.175MHz(像素輸出的頻率)　　行頻：31469Hz　　場頻：59.94Hz（每秒圖像刷新頻率）圖象信號顯示的顏色種類與表示R、G、B三基色的二進制數(shù)位數(shù)有關，表1列出了8種顏色的編碼方式。表13．單元模塊設計3.1圖像信號產生模塊的設計產生圖像信號的核心器件采用Altera公司

7、的MAXⅡCPLD芯片EPM240T100C5。它具有240個邏輯單元。典型等價宏單元192個。第14頁共14頁VGA彩條信號發(fā)生器最大用戶I/O數(shù)80個。器件中用戶閃存比特數(shù)8192，能夠被配置來支持多種操作模式，包括RAM、ROM、FIFO及單口和雙口模式。MAXⅡ器件具有高級外部存儲器接口，允許設計者將外部單數(shù)據(jù)率（SDR）SDRAM，雙數(shù)據(jù)率（DDR）、SDRAM和DDRFCRAM器件集成到復雜系統(tǒng)設計中，而不會降低數(shù)據(jù)訪問的性能。并且還具有兩個可編程鎖相環(huán)（PLL）和八個全局時鐘線，能提供時鐘管理和頻率合成，實現(xiàn)最大的系統(tǒng)功能。根

8、據(jù)VGA顯示原理，圖象信號產生器的主要功能是：產生時序驅動信號HS、VS及VGA彩色圖象編碼信號，同時在正確的時序控制下，輸出ROM中的象素數(shù)據(jù)至顯示器的VGA接口，進行圖象顯示