8位奇偶校驗(yàn)電路[1]

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1、實(shí)驗(yàn)報(bào)告學(xué)院：專業(yè)：班級：姓名學(xué)號實(shí)驗(yàn)組實(shí)驗(yàn)時間指導(dǎo)教師成績實(shí)驗(yàn)項(xiàng)目名稱8位的奇偶校驗(yàn)實(shí)驗(yàn)?zāi)康?．學(xué)習(xí)組合邏輯電路、編碼器的功能與定義，學(xué)習(xí)Verilog和VHDL語言2．熟悉利用QuartusII開發(fā)數(shù)字電路的基本流程和QuartusII軟件的相關(guān)操作3．學(xué)會使用VectorWave波形仿真實(shí)驗(yàn)要求按照老師的要求完成實(shí)驗(yàn)，編寫實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)原理此奇偶校驗(yàn)電路時用來計(jì)算一個八位數(shù)里存在奇數(shù)個1還是偶數(shù)個1.本實(shí)驗(yàn)采用與tmp=0異或的方法來實(shí)現(xiàn)計(jì)數(shù)。如果結(jié)果輸出為1，則有奇數(shù)個一。輸出結(jié)果為零則有偶數(shù)個一

2、。實(shí)驗(yàn)儀器軟件：AlteraQuartusII9.0集成開發(fā)環(huán)境。實(shí)驗(yàn)步驟1.選擇“開始”→“所有程序”→“Altera”→“QuartusII9.0”→“QuartusII9.0（32bit）”，啟動軟件。2.選擇“File”→“NewProjectWizard”，出現(xiàn)“Introduction”頁面，如圖所示，該頁面介紹所要完成的具體任務(wù)。3.單擊“Next”按鈕，進(jìn)入工程名稱的設(shè)定、工作目錄的選擇。4.在對話框中第一行選擇工程路徑；第二行輸入工程名，第三行輸入頂層文件的實(shí)體名（注意：工程名必須與頂

3、層實(shí)體名相同，工程目錄可以隨意設(shè)置，但必須是英文的目錄，工程名跟頂層實(shí)體名必須也是英文開頭。不要將文件夾設(shè)在計(jì)算機(jī)已有的安裝目錄中，更不要將工程文件直接放在安裝目錄中。文件夾所在的路徑名和文件夾名不能用中文，不能用空格，不能用括號，也不能以數(shù)字開頭）6.新建設(shè)計(jì)文件，選擇“File

4、New”，在New對話框中選擇DeviceDesignFiles下的VerilogFile，單擊OK，完成新建設(shè)計(jì)文件。7.在新建設(shè)計(jì)文件中輸入Verilog程序.8.結(jié)果仿真實(shí)驗(yàn)內(nèi)容編寫四選一電路的VHDL代碼并仿真，編譯

5、下載驗(yàn)證實(shí)驗(yàn)數(shù)據(jù)一：試驗(yàn)程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYparity_checkISPORT（a：INSTD_LOGIC_VECTOR(7DOWNTO0)；y：OUTSTD_LOGIC)；ENDparity_check；ARCHITECTURErtlOFparity_checkISBEGINPROCESS（a）VARIABLEtmp：STD_LOGICBEGINtmp：=‘0’；FORiIN0TO7LOOPtmp：=tmpXORa（i）；E

6、NDLOOP；y<=tmp；--y=1，a為奇數(shù)個‘1’。y=0，a為偶數(shù)個‘1’。ENDPROCESS；ENDrtl；實(shí)驗(yàn)總結(jié)在實(shí)驗(yàn)中學(xué)習(xí)了組合邏輯電路、編碼器的功能與定義，學(xué)習(xí)Verilog和VHDL語言，同時熟悉利用QuartusII開發(fā)數(shù)字電路的基本流程和QuartusII軟件的相關(guān)操作，并學(xué)會使用VectorWave波形仿真。指導(dǎo)教師意見簽名：年月日