fpga常見的錯誤

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1、FPGA常見的錯誤QuartusII常見錯誤1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""　　原因：vectorsourcefile中時鐘敏感信號（如：數(shù)據(jù)，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導(dǎo)致結(jié)果不正確?！　〈胧壕庉媣ectorsourcefile　　2.VerilogHDLassignmentwarningat:truncated

2、withsizetomatchsizeoftarget(　　原因:在HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定,如:reg[4:0]a;而默認(rèn)為32位,將位數(shù)裁定到合適的大小　　措施:如果結(jié)果正確,無須加以修正,如果不想看到這個警告,可以改變設(shè)定的位數(shù)　　3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization　　原因:經(jīng)過綜合器優(yōu)化后，輸出端口已經(jīng)不起作用了　　4.Following9pinshaven

3、othing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults　　原因:第9腳，空或接地或接上了電源　　措施:有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源?！　∪绻愕脑O(shè)計中這些端口就是這樣用的，那便可以不理會這些warning　　5.Foundpinsingasundefinedclocksand/ormemoryenables　　原因:是你作為時鐘的PIN沒有約束信息。可以對相應(yīng)的PIN做一下設(shè)

4、定就行了。主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘?！　〈胧?如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在clocksetting當(dāng)中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysissettings...>Individualclocks...>...　　6.Timingcharacteristicsofdevice

5、EPM570T144C5arepreliminary　　原因:因?yàn)镸AXII是比較新的元件在QuartusII中的時序并不是正式版的,要等ServicePack　　措施:只影響Quartus的Waveform　　7.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled　　措施:將setting中的timingRequirements&Option-->MoreTimingSetting-->se

6、tting-->EnableClockLatency中的on改成OFF　　8.Foundclockhightimeviolationat14.8nsonregister"

7、counter

8、lpm_counter:count1_rtl_0

9、dffs[11]"　　原因:違反了steup/hold時間，應(yīng)該是后仿真，看看波形設(shè)置是否和時鐘沿符合steup/hold時間　　措施:在中間加個寄存器可能可以解決問題　　9.warning:circuitmaynotoperate.detected46non-operationalpaths

10、clockedbyclockclk44withclockskewlargerthandatadelay　　原因:時鐘抖動大于數(shù)據(jù)延時,當(dāng)時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題,但這個問題多是在器件的最高頻率中才會出現(xiàn)　　措施：setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZ　　10.Designcontainsinputpin(s)thatdonotdrivelogic　　原因:輸入引腳沒有驅(qū)動邏輯(驅(qū)動其他引

11、腳）,所有的輸入引腳需要有輸入邏輯　　措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅(qū)動.　　11.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'　　原因：FF中輸入的PLS的保持時間過短