eda的發(fā)展過程

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1、EDA的發(fā)展過程作為電子設(shè)計(jì)技術(shù)的核心的EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)研制成的電子CAD通用軟件包，融合了計(jì)算機(jī)技術(shù)、應(yīng)用電子技術(shù)、智能化技術(shù)的最新成果。EDA主要能輔助進(jìn)行IC設(shè)計(jì)、PCB設(shè)計(jì)和電子電路設(shè)計(jì)這三方面的設(shè)計(jì)工作，已有30年的發(fā)展歷程，大致可分為以下三個(gè)階段：CAD階段，CAE階段和EDA階段。起源于九十年代的電子系統(tǒng)自動(dòng)化技術(shù)代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，高層次的電子設(shè)計(jì)方法，它通過“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行功能劃分。系統(tǒng)的關(guān)鍵電路通過專用集成電路實(shí)現(xiàn)，然后采用HDL完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)

2、器件。下面重點(diǎn)介紹與EDA基本特征密切相關(guān)的4個(gè)概念：1．“自頂向下”的設(shè)計(jì)方法：上世紀(jì)的最后一個(gè)十年開始前，電子設(shè)計(jì)人員設(shè)計(jì)系統(tǒng)的方法主要為選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造需要實(shí)現(xiàn)的系統(tǒng)，但這種方法在長期的生產(chǎn)實(shí)踐中被證明是成本高、效率低和容易出錯(cuò)的。于是設(shè)計(jì)人員開始了新的設(shè)計(jì)方法的探究，改為使用“自頂向下”的設(shè)計(jì)方法。這種全新的設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在系統(tǒng)頂層進(jìn)行功能方框圖的劃分（由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量）。然后，設(shè)計(jì)人員在方框圖一級(jí)進(jìn)行仿真

3、、糾錯(cuò)和用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，并進(jìn)行6系統(tǒng)一級(jí)的進(jìn)行驗(yàn)證。最后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，并可通過印刷電路板或?qū)Ｓ眉呻娐愤M(jìn)行硬件實(shí)現(xiàn)。2．采用ASIC芯片進(jìn)行設(shè)計(jì)：隨著設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高一個(gè)電子系統(tǒng)可能需要包含成千上萬個(gè)中小規(guī)模集成電路，這就帶來了體積和功耗的顯著增大和系統(tǒng)整體可靠性的降低。為了解決這個(gè)問題設(shè)計(jì)人員研發(fā)了通過ASIC芯片進(jìn)行設(shè)計(jì)的方法。ASIC芯片又可分為以下三種：(一)全定制ASIC：芯片上所有晶體管的幾何圖形和工藝規(guī)則均由設(shè)計(jì)師定義。設(shè)計(jì)師將設(shè)計(jì)結(jié)果交由廠家進(jìn)行掩模制造并由后者做出產(chǎn)品。通過這

4、種設(shè)計(jì)方法，芯片面積利用率高、低功耗的且速度快，具有最優(yōu)的性能。但由于需要設(shè)計(jì)師進(jìn)行全局的精密設(shè)計(jì)和驗(yàn)證，過程難免耗時(shí)且費(fèi)錢。因?yàn)檫@個(gè)原因，全定制ASIC只在大批量產(chǎn)品上開發(fā)運(yùn)用。(二)半定制ASIC：　　半定制ASIC芯片的版圖設(shè)計(jì)通過犧牲芯片性能來縮短開發(fā)時(shí)間方法。通常包含以下兩種方法：門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法。這兩種方法約束性的設(shè)計(jì)方法可以很大程度地簡(jiǎn)化設(shè)計(jì)。(三)可編程ASIC：可編程邏輯芯片經(jīng)歷了從PAL到FPGA的發(fā)展階段，最大的特點(diǎn)就是設(shè)計(jì)人員完成設(shè)計(jì)后，自己就可以燒制出需要的芯片而無須通過IC廠家進(jìn)行制造，這使得開發(fā)周期得到了相當(dāng)大的縮短。

5、6目前較為領(lǐng)先的CPLD和FPGA屬高密度集成度已高達(dá)兩百萬每門，屬于高密度可編程邏輯器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。它兼具高集成度和可編程的優(yōu)點(diǎn)，特別適合于產(chǎn)品的快速先期研制和開發(fā)。　　3.硬件描述語言HDL：在EDA時(shí)代，設(shè)計(jì)師通過HDL軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。作為一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，HDL與傳統(tǒng)的門級(jí)描述方式相比更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。如果要實(shí)現(xiàn)一個(gè)三十二位的加法器，利用VHDL語言實(shí)現(xiàn)只需要一行“Z=X＋Y”。如果使用圖形輸入軟件進(jìn)行設(shè)計(jì)卻需要輸入多至五百到一千個(gè)邏輯門。且VHDL語言

6、較之有可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤的優(yōu)點(diǎn)。早期的硬件描述語言由不同的EDA廠商開發(fā)，互不兼容且不支持多層次設(shè)計(jì)。層次間翻譯工作通過人工實(shí)現(xiàn)，這顯然給電子系統(tǒng)設(shè)計(jì)的發(fā)展造成了很大的阻礙。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL.該語言在1987年被IEEE采納為硬件描述語言標(biāo)準(zhǔn)。作為一種全方位的硬件描述語言，VHDL包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。不

7、僅如此，VHDL還具有以下優(yōu)點(diǎn)：具有寬范圍描述能力，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)；6可以用簡(jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用；設(shè)計(jì)不依賴于特定的器件，方便了平臺(tái)的轉(zhuǎn)換；作為一個(gè)標(biāo)準(zhǔn)語言，被眾多的EDA廠商支持，系統(tǒng)移植性好。4．EDA系統(tǒng)框架結(jié)構(gòu)。目前主要的EDA系統(tǒng)都建立了自己的框架結(jié)構(gòu)，如DesignFramework和FalconFramework，且這些框架結(jié)構(gòu)都遵守國際統(tǒng)一技術(shù)標(biāo)準(zhǔn)。EDA系統(tǒng)框架結(jié)構(gòu)是一套配置和使用EDA軟件包的規(guī)范，可以將來自不同EDA廠商

8、的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于