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1、SoC系統(tǒng)的低功耗設計
2、第1lunal>關鍵詞：VLSISoCCMOS集成電路低功耗設計引言從20世紀80年代初到90年代初的10年里，微電子領域的很多研究工作都集中到了數(shù)字系統(tǒng)速度的提高上，現(xiàn)如今的技術擁有的計算能力能夠使強大的個人工作站、復雜實時語音和圖像識別的多媒體計算機的實現(xiàn)成為可能。高速的計算能力對于百姓大眾來說是觸指可及的，不像早些年代那樣只為少數(shù)人服務。另外，用戶希望在任何地方都能訪問到這種計算能力，而不是被一個有線的物理網(wǎng)絡所束縛。便攜能力對產(chǎn)品的尺寸、重量和功耗加上嚴格的要求。由
3、于傳統(tǒng)的鎳鉻電池每磅僅能提供20OS邏輯電路被認為是現(xiàn)今最通用的大規(guī)模集成電路技術。下面研究CMOS集成電路的功耗組成，概述實現(xiàn)集成電路——SoC（SystemonChip）系統(tǒng)的低功耗設計的諸多方法。目的在于揭示當今電子系統(tǒng)結(jié)構(gòu)復雜度、速度和其功耗的內(nèi)在聯(lián)系，在及在數(shù)字電子系統(tǒng)設計方向上潛在的啟示。1CMOS集成電路功耗的物理源要研究SoC的低功耗設計，首先要物理層次上弄清該集成電路的功耗組成，其次，才能從物理實現(xiàn)到系統(tǒng)實現(xiàn)上采用各種方法來節(jié)省功耗，達到低功耗設計的目的。圖1為典型CMOS數(shù)字電
4、路的功耗物理組成。（1）動態(tài)功耗動態(tài)功耗是由電路中的電容引起的。設C為CMOS電路的電容，電容值為PMOS管從0狀態(tài)到H狀態(tài)所需的電壓與電量的比值。以一個反相器為例，當該電壓為Vdd時，從0到H狀態(tài)變化（輸入端）所需要的能量是CVdd2。其中一半的能量存儲在電容之中，另一半的能量擴展在PMOS之中。對于輸出端來說，它從H到0過程中，不需要Vdd的充電，但是在NMOS下拉的過程中，會把電容存儲的另一半能量消耗掉。如果CMOS在每次時鐘變化時都變化一次，則所耗的功率就是CBdd2f，但并不是在每個時鐘
5、跳變過程之中，所有的CMOS電容都會進行一次轉(zhuǎn)換（除了時鐘緩沖器），所以最后要再加上一個概率因子a。電路活動因子a代表的是，在平均時間內(nèi)，一個節(jié)點之中，每個時鐘周期之內(nèi)，這個節(jié)點所變化的幾率。最終得到的功耗表達式為：Psemor幾倍軟件代碼軟件優(yōu)化32.3%功率管理Clock控制10%～90%RTL級結(jié)構(gòu)變換10%～15%綜合技術合成與分解邏輯15%綜合技術映射門級優(yōu)化20%20%布局布局優(yōu)化20%（1）系統(tǒng)級功耗管理這一部分實際上是動態(tài)功耗管理。主要做法是在沒有操作的時候（也就是在SoC處于空閑
6、狀態(tài)的時候），使SoC運作于睡眠狀態(tài)（只有部分設備處于工作之中）；在預設時間來臨的時候，會產(chǎn)生一個中斷。由這個中斷喚醒其它設備。實際上，這一部分需要硬件的支持，如判斷，周期性的開、關門控時鐘（gateclock）等。（2）軟件代碼優(yōu)化軟件代碼優(yōu)化是針對ARM嵌入式處理器而言的。對于編譯器來說，所起的使用不到1%，而對于代碼的優(yōu)化則可以產(chǎn)生高達90%的功耗節(jié)省。Simunic等人曾分別做過用各種針對ARM處理器的編譯器進行的試驗。比此的實驗結(jié)果發(fā)展，風格比較好的代碼產(chǎn)生的效果遠比用ARM編譯器優(yōu)化的
7、效果好。（3）Clock控制這是在ASIC設計中行之有效的方法之一。如果SoC芯片在正常工作，有很大一部分模塊（它們可能是用于一些特殊用途中，如調(diào)試Debug、程序下載等）是乖于空閑狀態(tài)的，這些器件的空運作會產(chǎn)生相當大的功耗。這一部分應使用時鐘控制，即clockenabledisable。（4）RTL級代碼優(yōu)化與軟件相似，不同的RTL（RegisterTransferLevel，寄存器傳輸級）代碼，也會產(chǎn)生不同的功耗，而且RTL代碼的影響比軟件代碼產(chǎn)生的影響可能還要大。因為，RTL代碼最終會實現(xiàn)為
8、電路。電路的風格和結(jié)構(gòu)會對功耗產(chǎn)生相當重要的影響。RTL級代碼優(yōu)化主要包括：①對于CPU來說，有效的標準功耗管理有睡眠模式和部分未工作模塊掉電。②硬件結(jié)構(gòu)的優(yōu)化包括能降低工作電壓Vdd的并行處理、流水線處理以及二者的混合處理。③降低寄存電容C的片內(nèi)存儲器memory模塊劃分。④降低活動因子a的信號門控、減少glitch（毛刺）的傳播長度、Glitch活動最小化、FSM（有限狀態(tài)機）狀態(tài)譯碼的優(yōu)化等。⑤由硬件實現(xiàn)的算法級的功耗優(yōu)化有：流水線和并行處理、Retiming(時序重定)、Unfolding
9、（程序或算法的展開）、Folding(程序或算法的折疊)等等基本方法以及其組合。（5）后端綜合與布線優(yōu)化既然SoC的功耗與寄生電容的充放電有很大的關系，作為后端綜合與布線，同樣也可采取一些措施來減少寄存器電容?？梢詢?yōu)化電路，減少操作（電路的操作），選擇節(jié)能的單元庫，修改信號的相關關系，再次綜合減少毛刺的產(chǎn)生概率。實際上，這一部分與使用的工具有關。與軟件部分有相同之處，后端綜合與布線同軟件的編譯差不多。軟件編譯的結(jié)果是產(chǎn)生可執(zhí)行的機器代碼；而RTL的綜合與布線是把RTL代碼編譯成真實
