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1、湖南大學計算機與通信學院2006級計算機科學與技術2班實驗 非常簡單CPU數(shù)據(jù)通路設計姓名：方小開 班級：計科2班 學號：20060810202【實驗目的】1.掌握CPU的設計步驟2.學會芯片的運用及其功能【實驗環(huán)境】Maxplus2環(huán)境下實現(xiàn)非常簡單CPU數(shù)據(jù)通路的設計【實驗內容】可選以下實驗之一：1、繪制“非常簡單CPU”數(shù)據(jù)通路（MAX+PLUSII環(huán)境）數(shù)據(jù)通路2、繪制移位-相加乘法電路（MAX+PLUSII環(huán)境）3、繪制MIPS處理器數(shù)據(jù)通路（“畫筆”或Powerpoint或手工）實驗輔助材
2、料對上述三個實驗，分別提供以下輔助材料：1、“非常簡單CPU”數(shù)據(jù)通路，給出步驟和指導，見后。2、乘法電路，給出實驗原理圖（MAX+PLUSII的gdf文件，但不完整或有錯誤）。3、MIPS處理器，給出數(shù)據(jù)通路的圖片文件。附：繪制“非常簡單CPU”數(shù)據(jù)通路步驟及指導非常簡單CPU的寄存器：一個8位累加器AC，一個6位的地址寄存器AR，一個6位的程序計數(shù)器PC，一個8位的數(shù)據(jù)寄存器DR，一個2位的指令寄存器IR。其數(shù)據(jù)通路詳見教材P。1、零件制作6位寄存器 ?。ㄗ孕性O計）6位計數(shù)器 （自行設計）8位寄
3、存器（可選擇74系列宏函數(shù)74273）8位計數(shù)器（由兩個74161構成）2位寄存器（由D觸發(fā)器構成，自行設計）6三態(tài)緩沖器（自行設計，可由74244內部邏輯修改而成）8三態(tài)緩沖器（選擇74系列宏函數(shù)74244，或作修改）alu模塊（自行設計，限于時間，其內部邏輯不作要求）2、選擇器件，加入數(shù)據(jù)通路頂層圖8位累加器AC：選擇8位計數(shù)器6位地址寄存器AR：reg66位的程序計數(shù)器PC：cou68位的數(shù)據(jù)寄存器DR：選擇8位寄存器2位的指令寄存器IR：選擇2位寄存器3、為PC、DR加入三態(tài)緩沖器。4、調整版
4、面大小，器件位置。5、設計地址引腳、數(shù)據(jù)引腳、8位內部總線，加入數(shù)據(jù)引腳到內部總線的湖南大學計算機與通信學院2006級計算機科學與技術2班緩沖器。6、連接各器件之間以及到內部總線的線路，設計并標注各控制信號。7、（選做）編譯之后，給出微操作AR<-PC的測試方法及仿真結果。8、實驗報告中應給出各元部件的實現(xiàn)方法、內部邏輯貼圖、打包符號說明及頂層的“非常簡單CPU”數(shù)據(jù)通路圖。附2：移位相加乘法電路繪制思路移位相加乘法可實現(xiàn)形如UV←X×Y的運算，其中X、Y、U、V都是n位的寄存器。簡單起見，假設n=8
5、。1、元器件選擇X：可選用74系列宏函數(shù)74273Y、U、V：可嘗試兩個74194組合C：D觸發(fā)器dffi：可嘗試選用741698位并行加法器：可由兩個74181（S3~S0=1001，M=1）組合成，或兩個74283組合，或兩個7483組合而成，或自行設計狀態(tài)計數(shù)器：可選74161譯碼器：用74138或74139結束：D觸發(fā)器dff2、各元件設計好后，測試無誤（不作要求），打包成符號，即symbol， 用于定層圖的繪制。3、頂層圖連線。4、（選做）頂層圖編譯測試仿真。5、實驗報告?！緦嶒灢襟E】基于前
6、面非常簡單CPU的模擬實驗，我們掌握了非常簡單CPU的指令集結構及非常簡單CPU的指令讀取過程，本次實驗是在上次實驗的基礎之上進一步完成非常簡單CPU數(shù)據(jù)通路的設計，其步驟如下：?程序計數(shù)器的設計如下：湖南大學計算機與通信學院2006級計算機科學與技術2班打包圖如下：?AC累加器的設計如下：打包圖如下：?兩位高地址寄存器IR的設計如下：IR打包圖如下：湖南大學計算機與通信學院2006級計算機科學與技術2班?8位地址寄存器設計如下：打包圖如下：湖南大學計算機與通信學院2006級計算機科學與技術2班?6位
7、地址寄存器的設計如下：打包圖如下：湖南大學計算機與通信學院2006級計算機科學與技術2班?控制6位地址總線的三態(tài)緩沖器：打包圖如下：?控制8位地址總線的三態(tài)緩沖器：湖南大學計算機與通信學院2006級計算機科學與技術2班打包圖如下：?CPU的最終設計通路如下圖：
