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《fpgacpld設(shè)計學(xué)習(xí)筆記(特權(quán)同學(xué)完整版)》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、1、FPGACPLD設(shè)計學(xué)習(xí)筆記(特權(quán)同學(xué)完整版)題記：這個筆記不是特權(quán)同學(xué)自己整現(xiàn)的，特權(quán)同學(xué)只是對這個筆記做了一下完莕，也忘了是從那DOWNLOAD來的，首先對牿理莕表示感謝。這些知識點確實都很實用，這些設(shè)計思想或齊也可以說是經(jīng)驗吧，足很值得毎一個有志于FPGA/CPLD方而發(fā)展的工程師學(xué)習(xí)的。1、硬件設(shè)計基本原則⑴、速度S曲積f?衡和力:換原則：一個設(shè)計如果時序余雖較大，所能跑的頻率遠高于設(shè)計耍求，能可以通過模塊復(fù)用來減少糧個設(shè)計消耗的芯片面積，這就足用速度優(yōu)勢換而積的節(jié)約；反之，如果一個設(shè)
2、計的時序要求很高，荇通方法達不到設(shè)計頻率，那么可以通過數(shù)據(jù)流中并轉(zhuǎn)換，并行fi制多個操作模塊，對整個設(shè)計采用“乒乓操作”和“卑并轉(zhuǎn)換”的思想進行處理，在芯片輸出模塊處再對數(shù)據(jù)進行“并串轉(zhuǎn)換”。從而實現(xiàn)了用面積復(fù)制換取速度的提高。(2)、硬件原則:理解HDL本質(zhì)(3)、系統(tǒng)原則：整體把握(4)、同步設(shè)計原則:設(shè)計時序穩(wěn)定的基本原則2、Verilog作為一種HDL語言，對系統(tǒng)行為的逑模方式是分層次的。比較覓要的層次有系統(tǒng)級(system)、燈法級(Algorithm)、寄存器傳輸級(RTL)、邏輯級(L
3、ogic)、門級(Gate)、電路開關(guān)級(Switch)。3、實際工作中，除了描述仿真測試激勵(Testbench)時使用for循環(huán)語句外，極少在RTL級編碼中使用for循環(huán),這是因為for循壞會被綜合器展開為所冇變呈情況的執(zhí)行語句，甸個變呈獨立占用寄存器資源，不能有效的女用硬件邏輯資源，造成巨大的浪費。?般常用case語川代矜。4、if...else...和case在嵌套描述吋是有很大區(qū)別的，if...else...是有優(yōu)先級的,-?般來說，第一個if的優(yōu)先級最髙，扱后一個else的優(yōu)先級址低。而
4、case語句足平行語句，它足沒々優(yōu)先級的，而迷、Z優(yōu)先級結(jié)構(gòu)志要耗貲人說的邏輯資源，所以能用case的地方就不要用if...else...語句。補充：1.也可以用if...;if...;if...;描述不帶優(yōu)先級的"平行”語句。(但逛這樣容易引入鎖存器)5、FPGA?般觸發(fā)器資源比較卞詰，ifdCPLD組介邏輯資源史卞岱。6、FPGA和CPLD的纟II成：FPGA基本打"J?編程I/O平元、基本付編稈邏倒:中元、嵌入式塊RAM、豐詔的布線資源、欣炭嵌入功能肀元和內(nèi)嵌V川硬核笠6部分組成。CPLD的結(jié)
5、構(gòu)相對比較簡單，主要山討編稈I/O單元、堪本邏輯單元、布線池和此他輔助功能模塊纟II成。7、BlockRAM:3種塊RAM結(jié)構(gòu)，M512RAM(512bit)、M4KRAM(4Kbit)、M-RAM(64Kbit).M512RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM,ROM等:M4KRAM:適用于-?般的需求M-RAM:適合做大塊數(shù)椐的緩沖區(qū)。刈nx和LatticeFPGA的LUTuf以靈活配置成小的RAM、ROM、FIFO等存儲結(jié)構(gòu)，這種技水被稱為分布人RAM補充：但是在
6、-般的沒計中，不提侶用FPGAZCPLD的片內(nèi)資源妃迓成大撖的存儲器，這紀處于成本的考慮。所以盡景采用外接存儲器。8、卉川芯片內(nèi)部的PLL(PhaseLockedLoop模擬鎖相環(huán))或DLL(DelayLockedLoop數(shù)字鎖相環(huán))資源完成時鐘的分頻、倍頻率、移相等操作，不僅簡化了設(shè)計，并且能存效地提高系統(tǒng)的梢度和工作穩(wěn)定性。DLL足叢子數(shù)?抽樣方式.在輸入時鐘和反饋吋鐘之入這遲.使輸入B、)鐘和反饋B、J鐘的上升沿一?致來實現(xiàn)的，又稱數(shù)宇鎖扣環(huán)，PLL使川了電/E控制延遲.川VCO來實觀和DLL
7、屮類試的延遲功fig.乂稱斷⑽UIW.功能上/5M以實現(xiàn)倍低分頻、占空比調(diào)整.但足PLL調(diào)節(jié)范鬧更火.比如說：XILINX使川DLL.W能夠2,4倍狼ALTERA的PLL可以實現(xiàn)的怙純范用就史大畢競一個是校擬的、一個坫數(shù)字的.沔古之閭的對比：對于PLL.用的晶振存在不挖定件.而且會累加相位錨iX，而DLL在這點上做的W，，抗哚聲的能力強咚：但PLL在時鐘的綜合萬面做銜吏好些，總的來說PLL的應(yīng)川多.DLL則在jitterpowerprecision等萬曲優(yōu)于PLL,II前大多數(shù)FPGA「尚邯在FPG
8、A內(nèi)部集成了碩的DLL(Delay-LockedLoop)或者PLL(Phase-LockedLo叩>.川以完成吋鐘的《粘坆.低抖動的儕相、分剡、/,?空比調(diào)怙移相薺.日盼離卻FPGA產(chǎn)品集成的DLL和PLL資湘越來揸豐苗，功能揸來越女雜.粘沒越來越島(一般在ps的數(shù)S級).Xilinx芯/V主超來成的足DLL,而Altera芯什災(zāi)成的足PLL.Xilinx芯片DLL的換塊名稱為CLKDLL.在島拖FPGA屮.CLKDLL的增彌塱投塊為DCM(DigitalClock
