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1、賽靈思FPGA設(shè)計技巧與應(yīng)用創(chuàng)新（二） 前面的博文中已經(jīng)提到了基于Sigma-DeltaADC采樣的數(shù)據(jù)采集系統(tǒng)，并詳細(xì)說了Sinc3抽樣濾波器的設(shè)計方法，在有詳細(xì)介紹。后來將前面的ADC也做了PCB板，這樣就構(gòu)成了一個完整的基于FPGA的Sigma-Delta數(shù)據(jù)采集系統(tǒng)。從調(diào)制器編碼理論的角度看，多數(shù)傳統(tǒng)的模數(shù)轉(zhuǎn)換器均屬于線性脈沖編碼調(diào)制(LPCM，LinearPulseCodeModulaTIon)類型，如并行比較型、逐次逼近型等。這類模數(shù)轉(zhuǎn)換器根據(jù)信號的幅值大小進行量化編碼，一個分辨率為n的AD
2、C可以將其量程范圍分為2的n次方個不同的量化等級，而實現(xiàn)2的n次方個不同的量化等級需要相當(dāng)復(fù)雜的電阻(或電容)網(wǎng)絡(luò)和高精度的模擬電子器件。隨著位數(shù)n升高時，比較網(wǎng)絡(luò)的實現(xiàn)會變得越來越困難，因此限制了模數(shù)轉(zhuǎn)換器分辨率的提高。同時，集成度、溫度變化等因素對高精度的模擬電子器件會產(chǎn)生影響，進一步限制了轉(zhuǎn)換器分辨率的提高。ADC與傳統(tǒng)的LPCM型ADC不同，它不是根據(jù)信號的幅值直接進行量化編碼，而是根據(jù)前一采樣值與后一采樣值之差(即增量)進行量化編碼，從某種意義上來說它是根據(jù)信號的包絡(luò)形狀進行量化編碼的。ADC名
3、稱中的Δ表示增量，Σ表示積分或者求和。由于ADC采用了極低位的量化器(通常是1位)，從而避免了LPCM型ADC在制造時所面臨的困難，適合半導(dǎo)體制造技術(shù)的實現(xiàn)。另一方面，又因為它采用了極高的采樣速率和調(diào)制技術(shù)，可以獲得極高的分辨率。由于它采用低位量化，不會像LPCM型ADC那樣對輸入信號的幅度變化過于敏感。與傳統(tǒng)的LPCM型ADC相比，ADC是一種用高采樣速率來換取高位量化，從而提高分辨率。采樣電路組成如圖1所示，由RC濾波電路、調(diào)制器、光電耦合器、FPGA(數(shù)字濾波器)等部分組成?！ D1整個系統(tǒng)的原
4、理框圖 采樣電路前端輸入差分模擬信號經(jīng)過一階的濾波電路濾波后進入調(diào)制器，調(diào)制器將差分模擬信號轉(zhuǎn)換成與時鐘信號同步的高低電平位流信號。輸出的時鐘信號Mclk和位流信號Mout有兩種處理方式，一種采用光耦隔離后直接進入FPGA，這種方法適合與模擬信號傳輸距離比較短的場合；另一種是將時鐘信號Mclk和位流信號Mout轉(zhuǎn)換成光信號，采用光纖傳輸給FPGA端，再將轉(zhuǎn)換為電信號進入FPGA，這種方法可以遠(yuǎn)距離的傳輸模擬信號，使模擬信號不受干擾。FPGA接收到信號后，內(nèi)部采用Sinc3濾波器對信號進行濾波，并將濾波結(jié)
5、果轉(zhuǎn)換成串行數(shù)據(jù)，采用異步串行通信的方式將采樣值傳送給DSP，或者將濾波結(jié)果轉(zhuǎn)換成并行數(shù)據(jù)傳輸給DSP。這里選用的Sigma-DeltaADC芯片來自德州儀器（TexasInstruments）公司制造的ADS1205，這款器件是一個2階高性能的Sigma-Delta調(diào)制器，采用CMOS工藝，它擁有16位的分辨率和14位的線性度，內(nèi)部晶振是20MHz，但是實際工作頻率是在20MHz經(jīng)過2分頻之后得到的10MHz，它既可以差分輸入，又可以單端輸入。我們主要用其在電機控制系統(tǒng)中對信號進行采集，故只要單端輸入即
6、可。此系統(tǒng)硬件大致可以分成兩個部分，前半部分主要實現(xiàn)模擬信號的Sigma-Delta調(diào)制得到10MHz的0、1位流數(shù)字信號，這一部分主要采用ADS1205芯片進行Sigma-Delta調(diào)制；二階Sigma-Delta調(diào)制出來的信號其實是一個占空比隨模擬輸入電壓大小變化的1、0位流，其中1所占的比率正比于模擬輸入電壓的大小。不同一般的是，這個位流信號因過采樣具有很高的速度，所以重點是在濾波器的時候如何把它降到合適的速度。后半部分主要實現(xiàn)數(shù)字濾波，此濾波器積分部分仍然工作在過采樣頻率下面，只是在梳狀部分將系統(tǒng)
7、頻率經(jīng)過32分頻對采樣值進行抽取，從而將輸出結(jié)果降采樣，最后將高速的一位的0、1流信號轉(zhuǎn)換成較低速的14位數(shù)字信號供后續(xù)數(shù)字處理系統(tǒng)使用，因為此設(shè)計是基于FPGA的數(shù)字濾波，在硬件設(shè)計上選擇了紅色颶風(fēng)Ⅱ——XilinxRCⅡSP3S400，因為其具有數(shù)碼管，可以方便地顯示。在此開發(fā)板上，還用VerilogHDL語言編寫了一些程序輔助驗證硬件設(shè)計，并使用數(shù)碼管作為顯示。因其位數(shù)（只有4位）有限，在驗證時只取前三位十進制有效數(shù)字輸出顯示，即取到小數(shù)點后面兩位，另加1位符號位，其測試的實驗現(xiàn)場和幾個測試結(jié)果如圖
8、2所示?！ D2實驗裝置及數(shù)碼管顯示 為了檢測測量方法的效果，在兩電平的逆變器上測試輸出電流，輸出頻率為5Hz，采樣頻率定為1kHz。測量實驗波形如圖2所示。具體測試方法是，首先將-5到+5V的任意波形信號送入Sigma-DeltaADC進行采樣，然后Sigma-DeltaADC將數(shù)據(jù)送入FPGA進行抽樣濾波；FPGA將濾波之后的結(jié)果使用SPI協(xié)議傳送給TI公司的TMS320F28335DSP，最后使用DAC7724UD
