基于fpga的同步數(shù)字復(fù)接器設(shè)計(jì)

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1、基于FPGA的同步數(shù)字復(fù)接器設(shè)計(jì)目錄1緒論61.1現(xiàn)代通信網(wǎng)的概述61.2EDA技術(shù)71.2.1EDA技術(shù)簡(jiǎn)介71.2.2EDA技術(shù)的特點(diǎn)71.2.3EDA技術(shù)的應(yīng)用形式71.2.4EDA技術(shù)的發(fā)展趨勢(shì)81.3數(shù)字復(fù)接系統(tǒng)概論91.3.1數(shù)字復(fù)接的基本概念91.3.2數(shù)字復(fù)接技術(shù)的發(fā)展91.3.3數(shù)字復(fù)接技術(shù)的研究現(xiàn)狀91.3.4數(shù)字復(fù)接系統(tǒng)的研究意義101.4選題的意義101.5本文章節(jié)安排112硬件描述語(yǔ)言與可編程邏輯器件122.1硬件描述語(yǔ)言（VHDL）122.1.1VHDL簡(jiǎn)介122.1.2VHDL優(yōu)點(diǎn)122.1.3VHDL程序的基本結(jié)構(gòu)132.2FPGA（現(xiàn)場(chǎng)可編程門陣

2、列）芯片142.2.1FPGA的簡(jiǎn)介142.2.2FPGA的基本特點(diǎn)142.2.3FPGA的工程設(shè)計(jì)流程153同步數(shù)字復(fù)接器的總體設(shè)計(jì)173.1四路同步復(fù)接器的原理框圖模型173.1.2框圖說(shuō)明173.1.3時(shí)序信號(hào)與對(duì)應(yīng)的合路信號(hào)及其幀結(jié)構(gòu)183.2系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)183.2.1QuartusII開發(fā)平臺(tái)的簡(jiǎn)介193.3VHDL源程序仿真流程203.4系統(tǒng)頂層設(shè)計(jì)223.4.1四路同步復(fù)接器的VHDL建模223.5系統(tǒng)的底層設(shè)計(jì)243.5.1分頻器的建模與VHDL程序設(shè)計(jì)253.5.2內(nèi)碼產(chǎn)生器263.5.3內(nèi)碼控制器283.5.4時(shí)序產(chǎn)生器的建模與程序設(shè)計(jì)293.5.5輸出模

3、塊314設(shè)計(jì)中遇到的問(wèn)題及討論344.1關(guān)于設(shè)計(jì)中的時(shí)延問(wèn)題344.2毛刺信號(hào)及其消除344.3VHDL語(yǔ)言調(diào)試過(guò)程中遇到的一些問(wèn)題34總結(jié)與展望35參考文獻(xiàn)36致謝37插圖索引圖1VHDL程序設(shè)計(jì)基本結(jié)構(gòu)13圖2CPLD結(jié)構(gòu)圖14圖3FPGA結(jié)構(gòu)圖15圖4FPGA工程設(shè)計(jì)流程16圖5四路同步復(fù)接器原理框圖模型17圖6同步復(fù)接的幀結(jié)構(gòu)17圖7時(shí)序信號(hào)及對(duì)應(yīng)的合路信號(hào)幀結(jié)構(gòu)18圖8QuartusII設(shè)計(jì)流程20圖9VHDL仿真流程21圖10四路復(fù)接器的VHDL建模模型22圖11四路同步數(shù)字復(fù)接器的時(shí)序仿真圖24圖12分頻器的VHDL建模符號(hào)25圖13分頻器的時(shí)序仿真波形26圖14內(nèi)

4、碼產(chǎn)生器的建模符號(hào)27圖15內(nèi)碼產(chǎn)生器的時(shí)序波形28圖16時(shí)序產(chǎn)生器建模符號(hào)29圖17譯碼器的VHDL建模流程圖29圖182/4譯碼器產(chǎn)生的時(shí)序仿真波形30圖19時(shí)序發(fā)生器的仿真波形及相位關(guān)系圖31圖20輸出模塊的建模符號(hào)32圖21三態(tài)門的輸出仿真波形33基于FPGA的同步數(shù)字復(fù)接器設(shè)計(jì)摘要本文主要介紹了基于CPLD/FPGA可編程邏輯器件的同步數(shù)字復(fù)接器設(shè)計(jì)。在現(xiàn)代數(shù)字通信網(wǎng)中，我們經(jīng)常為了提高傳輸效率，需要將若干路低速數(shù)字信號(hào)合并成一路高速數(shù)字信號(hào)，以便通過(guò)高速信道進(jìn)行數(shù)據(jù)傳輸。實(shí)現(xiàn)此功能的數(shù)字設(shè)備成為數(shù)字復(fù)接系統(tǒng)。在數(shù)字復(fù)接系統(tǒng)中，發(fā)送端主要由時(shí)鐘產(chǎn)生、碼速調(diào)整、復(fù)接三部分

5、組成，接收端主要由定時(shí)脈沖形成、分接、碼速恢復(fù)三部分組成。本文在深入了解可編程邏輯器件及硬件描述語(yǔ)言的基礎(chǔ)上，完成了同步數(shù)字復(fù)接器的分塊建模，包括分頻器、內(nèi)碼控制器、內(nèi)碼產(chǎn)生器、時(shí)序產(chǎn)生器和輸出電路五大模塊，以及相應(yīng)的VHDL實(shí)現(xiàn)過(guò)程，對(duì)在設(shè)計(jì)過(guò)程中遇到的毛刺現(xiàn)象等問(wèn)題進(jìn)行了討論，并在信號(hào)提取方面有了進(jìn)一步的認(rèn)識(shí)?！娟P(guān)鍵詞】CPLD/FPGAVHDL數(shù)字復(fù)接數(shù)字分接TheDesignofSynchronousmultiplexerBasedonFPGAAbstractInthispaper,basedonCPLD/FPGAprogrammablelogicdevicesandha

6、rdwaredescriptionlanguageVHDL,toachievesynchronousdigitalmultiplexerdesign.Inmoderndigitalcommunicationnetworks,weoftenordertoimprovethetransmissionefficiency,theneedforanumberoflow-speeddigitalsignalpathallthewayintohigh-speeddigitalsignals,inordertocarryouthigh-speeddatachannel.Achievethisf

7、unctiondigitaldevicesknownasdigitalmultiplexersystem.Multiplexerinthedigitalsystem,thesendingendbytheclockgeneration,codespeedadjustmentmultiplexeriscomposedofthreeparts,thereceivingendfromtimetotimebythepulseshape,tap,codespeedtherestoration