fpga_asic-基于fpga的數(shù)字復(fù)接器的設(shè)計(jì)

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1、基于FPGA的數(shù)字復(fù)接器的設(shè)計(jì)鄧嵐郭勇賴(lài)武剛（成都理工大學(xué)四川成都610059）摘要：本文提出了基于FPGA技術(shù)實(shí)現(xiàn)數(shù)字復(fù)接系統(tǒng)的設(shè)計(jì)方案，并介紹了有代表性的較簡(jiǎn)單的四路同步復(fù)接器系統(tǒng)總體設(shè)計(jì)。硬件電路調(diào)試證明，該方案是行之有效的。關(guān)鍵詞：FPGA；數(shù)字復(fù)接技術(shù)；位同步；通信原理分類(lèi)號(hào)：TP311,TN919文獻(xiàn)標(biāo)識(shí)碼：BDesignandImplementationofMultiplexSystemwithFPGADENGLanGUOYongLAIWu–gang(ChengduUniversityOfTech

2、nologySiChuanChengDu610059)Abstract：ThispaperputsforwardadesignmethodofdigitalmultiplexsystemwithFPGA，andintroducesthewholesystemoffourbitssynchronousmultiplexing．Furthermore，thehardwarecircuitdebuggingprovesthesystemdesignisfeasible．Keywords:FPGA；Digitalmul

3、tiplextechnology；BitSynchronous；DigitalCommunication一引言在數(shù)字通信中,為了擴(kuò)大傳輸容量和提高傳輸效率,通常需要將若干個(gè)低速數(shù)字碼流按一定格式合并成一個(gè)高速數(shù)據(jù)碼流流,以便在高速寬帶信道中傳輸。數(shù)字復(fù)接就是依據(jù)時(shí)分復(fù)用基本原理完成數(shù)碼合并的一種技術(shù)，并且是數(shù)字通信中的一項(xiàng)基礎(chǔ)技術(shù)。當(dāng)今社會(huì)是數(shù)字話(huà)的社會(huì)，數(shù)字集成電路應(yīng)用廣泛。而在以往的PDH復(fù)接電路中,系統(tǒng)的許多部分采用的是模擬電路,依次有很大的局限性.隨著微電子技術(shù)的發(fā)展，出現(xiàn)了現(xiàn)場(chǎng)可編輯邏輯器件(PLD)

4、,其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD).本文就是用硬件描述語(yǔ)言等軟件與技術(shù)來(lái)實(shí)現(xiàn)一個(gè)基于CPLD/FPGA的簡(jiǎn)單數(shù)字同步復(fù)接系統(tǒng)的設(shè)計(jì).二基本原理及系統(tǒng)構(gòu)成1基本原理為了提高信道的利用率,使用多路信號(hào)在同一條信道上傳輸時(shí)互相不產(chǎn)生干擾的方式叫做多路復(fù)用.在時(shí)分制的PCM通信系統(tǒng)中,為了擴(kuò)大傳輸容量，提高傳輸效率,必須提高傳速率.也就是說(shuō)項(xiàng)辦法把較低傳輸速率的數(shù)據(jù)碼流變成高速率的數(shù)據(jù)碼流,而數(shù)字復(fù)接器就是實(shí)現(xiàn)這種功能的設(shè)備.數(shù)字復(fù)接的方法主要有按位復(fù)接、按字復(fù)接、按幀復(fù)

5、接,這里介紹最常用的按位復(fù)接。按位復(fù)接的方法是每次只依次復(fù)接每個(gè)支路的一位碼，復(fù)接以后的碼序列中的第1是時(shí)隙中的地1位表示第1路的第1位碼，第2位表示第2路的第1位碼，依次類(lèi)推。這種復(fù)接方法的特點(diǎn)是設(shè)備簡(jiǎn)單，要求存儲(chǔ)容量小，較易實(shí)現(xiàn)，目前被廣泛采用，但要求各個(gè)支路碼速和相位相同，本文也采用該方法。同步復(fù)接是指被復(fù)接的各個(gè)輸入支路信號(hào)在時(shí)鐘上必須是同步的,即各個(gè)支路的時(shí)鐘頻率完全相同的復(fù)接方式,因此在復(fù)接前必須進(jìn)行相位調(diào)整.2系統(tǒng)構(gòu)成數(shù)字復(fù)接系統(tǒng)由數(shù)字復(fù)接器和數(shù)字分接器兩部分組成。把兩個(gè)或兩個(gè)以上的支路數(shù)字信號(hào)按

6、時(shí)分復(fù)用方式合并成單一的合路數(shù)字信號(hào)的過(guò)程稱(chēng)為數(shù)字復(fù)接，把完成數(shù)字復(fù)接功能的設(shè)備稱(chēng)為復(fù)接器。在接收斷把一路符合數(shù)字信號(hào)分離成各支路信號(hào)的過(guò)程稱(chēng)為數(shù)字分離，把完成這種數(shù)字分接功能的設(shè)備稱(chēng)為數(shù)字分接器。數(shù)字復(fù)接器、數(shù)字分接器和傳輸信道共同構(gòu)成了數(shù)字復(fù)接系統(tǒng)。其框圖如下外時(shí)鐘同發(fā)定時(shí)收定時(shí)步圖1數(shù)字復(fù)接系統(tǒng)框圖調(diào)復(fù)信道分恢支路整接接復(fù)復(fù)接器分接器上圖中定時(shí)單元給設(shè)備提供一個(gè)統(tǒng)一的基準(zhǔn)時(shí)鐘，碼速調(diào)整單元是把速率不同的個(gè)支路信號(hào)，調(diào)整成與復(fù)接設(shè)備定時(shí)完全同步的數(shù)字信號(hào)，四路基群信號(hào)先各自經(jīng)正碼速調(diào)整，變?yōu)?.112Mbi

7、t/s的同步碼流。復(fù)接器順序循環(huán)讀取四路碼流，并在每幀開(kāi)頭插人幀定位信號(hào)，輸出8.448Mbit/s的標(biāo)準(zhǔn)二次群。另外在復(fù)接時(shí)還需要插入幀同步信號(hào)，以便接收端正確接收各支路信號(hào)。分接設(shè)備的定時(shí)單元從接收信號(hào)中提取時(shí)鐘，并分送給各支路進(jìn)行分接，把幀定位信號(hào)拋掉，順序循環(huán)分別送人4個(gè)碼速恢復(fù)單元，扣除插人碼元，恢復(fù)成四路2．048Mbit/s的基群信號(hào)。三FPGA設(shè)計(jì)本文意在引薦CPLD/FPGA的設(shè)計(jì)方法，因此以比較有代表性的較簡(jiǎn)單的四路同步復(fù)接器作為例子加以研究。本次FPGA設(shè)計(jì)采用分層設(shè)計(jì)，頂層為整個(gè)系統(tǒng)的原

8、理框圖(見(jiàn)圖1)，用一些符號(hào)表示功能塊，然后把每個(gè)功能塊分成若干子模塊，各模塊獨(dú)立設(shè)計(jì)，下面就各模塊的設(shè)計(jì)思想進(jìn)行詳細(xì)介紹。1四路復(fù)接器復(fù)接電路設(shè)計(jì)原理簡(jiǎn)單的思路同步復(fù)接器組成框圖如圖2。為了簡(jiǎn)單和容易實(shí)現(xiàn)，堅(jiān)定設(shè)計(jì)任務(wù)要求為：同步時(shí)鐘為256kHz,每個(gè)時(shí)隙為8位，四路支路信碼可通過(guò)撥碼開(kāi)關(guān)預(yù)置；四路支路信碼以同步復(fù)接方式合成一路幀長(zhǎng)為32位復(fù)用串行碼。其中一個(gè)時(shí)隙（一路支路信號(hào)）作