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《實(shí)驗(yàn)三七段譯碼顯示》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫。
1、河北實(shí)科驗(yàn)技報大學(xué)告12級電信專業(yè)123班學(xué)號Z12070130615年6月3日姓名張娟同組人指導(dǎo)教師于國慶實(shí)驗(yàn)名稱實(shí)驗(yàn)三七段譯碼顯示成績實(shí)驗(yàn)類型設(shè)計型批閱教師一、實(shí)驗(yàn)?zāi)康?1)掌握VHDL語言的行為描述設(shè)計時序電路。(2)掌握FPGA動態(tài)掃描顯示屯路設(shè)計方法。(3)熟悉進(jìn)程(process)和順序語句的應(yīng)用。二、實(shí)驗(yàn)原理：用4個開關(guān)作為加法器的一組輸入變量，共4組輸入變量；對每組變量進(jìn)行譯碼，變換成0~F標(biāo)準(zhǔn)段碼，段碼中“1”表示段亮，“0”表示段滅。一位時鐘輸入作為掃描顯示位掃時鐘，四位位掃輸出，依次輸出高電平。8位段碼輸出，根據(jù)位選狀態(tài)選
2、擇輸出四組輸入變量的相應(yīng)譯碼結(jié)果。四組輸入采用試驗(yàn)箱K1?K16,時鐘輸入選擇試驗(yàn)箱CP1或CP2；試驗(yàn)箱LED顯示選擇動態(tài)顯示方式(CZ1開關(guān)ST選擇OFF),段碼、位碼分別掃描輸出，某個管的位碼有效期間，將其對應(yīng)的段碼輸出，各位碼依次有效，實(shí)現(xiàn)循環(huán)掃描顯示，將輸入的16位二進(jìn)制數(shù)，每4位一組，分別顯示到4個數(shù)碼管上(0~F)o三、實(shí)驗(yàn)內(nèi)容及步驟1.打開MUXPLUSIIVHDL編輯器，完成七段譯碼顯示的設(shè)計。包括VHDL程序輸入、編譯、綜合。實(shí)驗(yàn)程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.A11;ENTI
3、TYqiduanyimaISPORT(CLK:INSTD_LOGIC;A:OUTSTD_LOGIC_VECTOR(3DOWNTO0);B:INSTD_LOGIC_VECTOR(15DOWNTO0);C:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDqiduanyima;ARCHITECTUREsimpleOFqiduanyimaISBEGINPROCESS(CLK)VARIABLEQ:INTEGERRANGEOTO5;VARIABLECOUNT:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLKEV
4、ENTANDCLK二TTHENQ：=Q+1；CASEQISWHEN1=>A(3DOWNTO0)v二T000”；WHEN2=>A(3DOWNTO0)<=n0100H;WHEN3=>A(3DOWNTO0)<=”0010”；WHEN4=>A(3DOWNTO0)v=”0001”；WHENOTHERS=>NULL;ENDCASE;CASEQISWHEN1=>COUNT(3DOWNTO0):=B(3DOWNTO0);WHEN2=>COUNT(3DOWNTO0):=B(7DOWNTO4);WHEN3=>COUNT(3DOWNTO0):=B(llDOWNTO8
5、);WHEN4=>COUNT(3DOWNTO0):=B(15DOWNTO12);WHENOTHERS=>NULL;ENDCASE;IFQ=5THENQ：=0;ENDIF;ENDIF;CASECOUNTISWHEN”0000”=>C(6DOWNTO0)v=”0111111”；WHEN”0001”=>C(6DOWNTO0)<=n0000110H;WHEN“0010”=>C(6DOWNTO0)v二T011011”；WHEN”0011”=>C(6DOWNTO0)v二”1001111”；WHEN“0100”=>C(6DOWNTO0)<=H1100110H
6、;WHEN”0101”=>C(6DOWNTO0)v=”1101101”;WHEN”0110"=>C(6DOWNTO0)v=T111101”；WHEN”0111”=>C(6DOWNTO0)v二”0000111”；WHENn1000n=>C(6DOWNTO0)v二”1111111”；WHENT001”=>C(6DOWNTO0)<="1101111'1;WHEN”1010”=>C(6DOWNTO0)v=”1110111";WHENT011”=>C(6DOWNTO0)<=n1111100H;WHEN”1100"=>C(6DOWNTO0)v二”01110
7、01”；WHEN”1101”=>C(6DOWNTO0)v=”1011110“;WHENn1110"=>C(6DOWNTO0)<=n1111001H;WHEN”1111”=>C(6DOWNTO0)<=H1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREsimple;2、建立仿真波形文件，使用MAXPLUSIISimulator功能進(jìn)行功能仿真。仿真結(jié)果如下：‘0alpher.scf?WaveformEditorReflO.OnsTime:
8、0.0nsInterval:0.0ns
9、3、目標(biāo)器件選擇與管腳鎖定并重新編譯、綜合、適配。FPGA型號：EP1K100QC208-3引腳綁定：NODE綁定FPGA引腳對應(yīng)實(shí)驗(yàn)箱上的A0PIN
