vhdl語言在電子設計自動化中的應用

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1、.淺議VHDL語言在電子設計自動化中的應用【摘要】隨著電子技術和計算機技術的迅速發(fā)展，電子設計也變得越來越復雜，并朝著自動化方向發(fā)展，且運用語言進行電子設計成為了一種趨勢，有效地縮短了開發(fā)的周期及效率，其中vhdl語言就是電子設計中常用的一種語言。本文就vhdl語言在電子設計自動化中的應用進行了分析討論?！娟P鍵詞】vhdl語言；電子設計；自動化；應用【abstract】alongwiththeelectronictechnologyandtherapiddevelopmentofcomputertechn

2、ology,electronicdesignhasbecomemoreandmorecomplex,andtowardthedevelopmentofautomation,andtheuseoflanguageforelectronicdesignhasbecomeatrend,effectivelyshortenthedevelopmentcycleandefficiency,inwhichthevhdllanguageontheelectronicdesigniscommonlyusedinalang

3、uage,thispaperonthevhdllanguageinelectronicdesignautomationapplicationisanalyzedanddiscussed.【keywords】vhdllanguage;electronicdesignautomation;application0...引言近些年，隨著電子技術及計算機技術的不斷發(fā)展，使用原來的方法進行系統(tǒng)及芯片的設計已經不能滿足要求了，需要具有更高效率的設計方法，運用vhdl語言進行電子設計就是在這種情況下開發(fā)的，而且被越來越

4、廣泛地應用到電子設計自動化中，顯著地提高了開發(fā)效率及產品的可靠性。1電子設計自動化和vhdl語言概述1.1電子設計自動化概述電子設計自動化又稱為eda技術，它是在上世紀70年代的集成電路技術茂盛發(fā)展下誕生的，與集成電路的復雜度是緊密相關的。在第一代電子設計自動化eda中，其主要功能是進行圖形編輯交互及設計規(guī)則檢查，所要解決的問題是進行pcb布局布線或者晶體管級版圖的設計；第二代電子自動化設計eda系統(tǒng)，主要包括邏輯圖的設計輸入、邏輯綜合、芯片布圖、模擬驗證及印刷電路的版布圖等，隨著集成電路尺寸越來越小、規(guī)

5、模越來越大、速度及頻率越來越高、設計越來越復雜，hdl的設計方案應運而生，隨后具有描述語言的vhdl被提出來了。1.2vhdl語言概述vhdl語言是指超高速集成電路的硬件描述語言，它是一種很快的電路設計工具，其功能主要包括電路合成、電路描述及電路仿真等電路設計工作。vhdl語言是由抽象及具體硬件級別進行描述的工業(yè)標準語言，它已經成為了一種通用硬件設計的交換媒介，很多工程軟件供應商已經把vhdl語言當做了eda或cad軟件的輸入/輸出標準，很多eda廠商還提供了vhdl語言編譯器，同時在方針工工具、布圖工具

6、及綜合工具中對vhdl語言提供了支持。2...vhdl語言的特點及開發(fā)流程2.1...vhdl語言主要有幾方面的特點。一是vhdl語言具有較強的描述功能，能夠對支持系統(tǒng)的行為級、門級及寄存器傳輸級這三個層次進行設計，和其它硬件描述語言相比，vhdl語言的行為描述能力更強，這種較強的行為描述力能夠有效地避開具體器件結構，對大規(guī)模的電子系統(tǒng)的邏輯行為進行描述與設計，vhdl語言已經成為高層次設計中的核心，也是它成為了電子設計系統(tǒng)領域最好的硬件語言描述。二是vhdl語言具有較為豐富的模擬庫函數及仿真語句，這使它

7、能夠在任何設計系統(tǒng)中，很早地就能對設計系統(tǒng)功能中的可行性進行查驗，并隨時可以對設計進行模擬仿真，將設計中的邏輯錯誤消除在組裝前，由于大規(guī)模集成電路及應用多層的印刷技術器件組裝完畢之后，很難進行修改，這就使得邏輯模擬變得不可缺少，運用邏輯模擬還能夠減少成本縮短調試及設計周期。對于中小規(guī)模的集成電路，僅運用模擬就能夠獲得成功數字系統(tǒng)設計；而大規(guī)模集成電路，則需要運用邏輯模擬進行邏輯網絡設計的檢查與分析，邏輯模擬系統(tǒng)對于集成電路來說，是不可缺少的重要手段。三是vhdl語言能夠支持大規(guī)模的設計分解，及已有設計再利

8、用，大規(guī)模的設計不可能有一個人獨立地完成，需要多個項目共同的組成，vhdl語言中的設計實體概念、設計庫概念、程序包概念為設計的分解及再利用提供了有力的支持。四是vhdl語言的可讀性好，能夠被計算機接受也能夠被人類輕易的理解，vhdl語言所書寫的源文件，既可以當做文檔又能是程序，這種用源代碼的描述進行復雜的控制邏輯設計，不僅靈活方便，還能夠對設計結果進行保存、交流及重用。五是vhdl語言本身生命周期就較長，在vhdl語言設計中，