VHDL語言在圖像采集中的應(yīng)用

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1、VHDL語言在圖像采集中的應(yīng)用?????林暉發(fā)布部門：圖書資料室??發(fā)布時(shí)間：2005-1-26??點(diǎn)擊287次???隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。推動(dòng)該潮流迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的ＡＳＩＣ設(shè)計(jì)技術(shù)，而ＡＳＩＣ芯片制造商都相繼開發(fā)了用于各自目的的ＨＤＬ語言，但是大多都未標(biāo)準(zhǔn)化和通用化。唯一已被公認(rèn)的是美國國防部開發(fā)的ＶＨＤＬ語言（ＶＨＳＩＣＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ），它已成為ＩＥＥＥＳＴＤ－１０７６標(biāo)準(zhǔn)。???ＶＨＤＬ是一種獨(dú)立于實(shí)現(xiàn)技術(shù)的語言，它不受某一特定工藝的束縛，允許設(shè)計(jì)者在其

2、使用范圍內(nèi)選擇工藝和方法。為了適應(yīng)未來的數(shù)字硬件技術(shù)，ＶＨＤＬ還提供了將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。ＶＨＤＬ語言的最大特點(diǎn)是描述能力極強(qiáng)，覆蓋了邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持眾多的硬件模型。另外，從近期ＨＤＬ語言發(fā)展的動(dòng)態(tài)來看，許多公司研制的硬件電路設(shè)計(jì)工具也都逐漸向ＶＨＤＬ語言靠攏，使得它們的硬件電路設(shè)計(jì)工具也能支持ＶＨＤＬ語言。具體而言，ＶＨＤＬ較其他的硬件描述語言有如下優(yōu)越之處：１、支持從系統(tǒng)級(jí)到門級(jí)電路的描述，同時(shí)也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。２、既支持自底向上的設(shè)計(jì)，也支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，也支持

3、層次化設(shè)計(jì)；支持大規(guī)模設(shè)計(jì)的分解和設(shè)計(jì)重用。３、既支持同步電路，也支持異步電路；既支持同步方式，也支持異步方式。４、支持傳輸延遲，也支持慣性延遲，可以更準(zhǔn)確地建立復(fù)雜的電路硬件模型。５、數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，又支持自定義的數(shù)據(jù)類型。６、支持過程與函數(shù)的概念，有助于設(shè)計(jì)者組織描述，對(duì)行為功能進(jìn)一步分類。７、提供了將獨(dú)立的工藝集中于一個(gè)設(shè)計(jì)包的方法，便于作為標(biāo)準(zhǔn)的設(shè)計(jì)文檔保存，也便于設(shè)計(jì)資源的重用。８、ＶＨＤＬ語言的類屬提供了向設(shè)計(jì)實(shí)體傳送環(huán)境信息的能力。９、ＶＨＤＬ語言的斷言語句可用來描述設(shè)計(jì)本身的約束信息，支持設(shè)計(jì)直接在描述中書寫錯(cuò)誤條件和特殊約束，不僅便于模

4、擬調(diào)試，而且為綜合化簡提供了重要信息。???本文所介紹的是用此語言完成圖像采集及圖像存儲(chǔ)功能，在實(shí)際應(yīng)用中以ＶＨＤＬ語言作為開發(fā)設(shè)計(jì)語言，滿足技術(shù)的通用性和可持續(xù)性。圖中的ＣＭＯＳ圖像傳感芯片采用的是一顆高性能的１．３ｍｅｇａ－ｐｉｘｅｌ的彩色圖像傳感芯片，可用于采集數(shù)字靜態(tài)圖像和視頻動(dòng)態(tài)圖像。在此系統(tǒng)中該芯片用于采集數(shù)字靜態(tài)圖像１２８０×１０２４ＳＸＧＡ模式，圖像數(shù)據(jù)為８ｂｉｔｓ。圖像存儲(chǔ)單元選用的是高速、低功耗的靜態(tài)存儲(chǔ)芯片ＳＲＡＭ，共四片，總存儲(chǔ)空間為４（片）×５１２ｋ×８ｂｉｔｓ?？删幊踢壿嬈骷x用的是Ａｌｔｅｒａ公司的ＥＰＭ３２５６Ａ，它主要完成像素?cái)?shù)據(jù)的采集和

5、圖像存儲(chǔ)單元的寫信號(hào)和地址信號(hào)的產(chǎn)生。下面就用ＶＨＤＬ語言實(shí)現(xiàn)的功能作具體介紹?！駡D像采集功能：就是要準(zhǔn)確捕捉一幅圖中的每一個(gè)像素?cái)?shù)據(jù)，保證不錯(cuò)幀、不錯(cuò)行、不落點(diǎn)。???從上面的時(shí)序可以看出為準(zhǔn)確捕捉每一幅圖像中的每一個(gè)像素，必須準(zhǔn)確識(shí)別每一次像素時(shí)鐘、行同步及場同步的電平變化。在ＶＨＤＬ硬件描述語言中可采用進(jìn)程（ＰＲＯＣＥＳＳ）這種子結(jié)構(gòu)來完成此功能。多條進(jìn)程語句之間是并發(fā)關(guān)系，而進(jìn)程語句本身則定義了一組在整個(gè)模擬期間連續(xù)執(zhí)行的順序語句。通常在ＰＲＯＣＥＳＳ之后帶有一個(gè)敏感信號(hào)表，表中可以有一個(gè)或幾個(gè)敏感信號(hào)，也稱作敏感量，這些信號(hào)無論哪一個(gè)發(fā)生變化都將啟動(dòng)該ＰＲＯＣＥＳＳ

6、語句，一旦啟動(dòng)，ＰＲＯＣＥＳＳ中的語句將從上到下逐句執(zhí)行一遍。當(dāng)最后一個(gè)語句執(zhí)行完畢以后，就返回到開始的ＰＲＯＣＥＳＳ語句，等待下一次變化的出現(xiàn)。這種特性正好滿足本功能的設(shè)計(jì)要求，因此，以像素時(shí)鐘信號(hào)（以下以ＰＣＬＫ代替）作為進(jìn)程的敏感量。一旦像素時(shí)鐘發(fā)生電平高低變化就說明有像素?cái)?shù)據(jù)產(chǎn)生，要進(jìn)行采集，便進(jìn)入進(jìn)程，進(jìn)程中的語句為順序執(zhí)行語句。在進(jìn)程中再判斷行同步（以下以ＨＲＥＦ代替）及場同步（以下以ＳＹＮＣ代替）是否有效，若這兩個(gè)信號(hào)同時(shí)有效，則采集像素?cái)?shù)據(jù)。此進(jìn)程中的判斷功能主要是通過順序描述語言ＩＦ語句完成，此語句不僅可用于選擇器的設(shè)計(jì)，而且還可以用于比較器、譯碼器等凡是可

7、以進(jìn)行條件控制的邏輯電路設(shè)計(jì)。●存儲(chǔ)圖像功能：此系統(tǒng)實(shí)際為３２ｂｉｔｓ數(shù)據(jù)信號(hào)系統(tǒng)，即：一次讀寫數(shù)據(jù)操作均為３２ｂｉｔｓ。因此，在設(shè)計(jì)中首先須將４個(gè)像素?cái)?shù)據(jù)拼接為一個(gè)有效的３２ｂｉｔｓ可讀寫數(shù)據(jù)。然后為將數(shù)據(jù)寫入存儲(chǔ)單元，必須編程產(chǎn)生片選信號(hào)（以下以ＣＥ代替）、地址信號(hào)及寫信號(hào)（以下以ＷＥ代替）。本系統(tǒng)所選存儲(chǔ)單元ＳＲＡＭ的寫時(shí)序示意圖如圖４所示。???為準(zhǔn)確生成ＳＲＡＭ的地址信號(hào)及寫信號(hào)，可設(shè)計(jì)產(chǎn)生一個(gè)狀態(tài)機(jī)，它以ＰＣＬＫ為時(shí)鐘基準(zhǔn)進(jìn)行計(jì)數(shù)產(chǎn)生有效的３２ｂｉｔｓ數(shù)據(jù)信號(hào)，其它信號(hào)的產(chǎn)生也以此時(shí)鐘為準(zhǔn)，