二位十進(jìn)制計(jì)數(shù)顯示譯碼電路實(shí)訓(xùn)報(bào)告

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1、二位十進(jìn)制計(jì)數(shù)顯示譯碼電路一、實(shí)訓(xùn)目的1?鞏固編譯、仿真VHDL文件的方法。2.掌握VHDL程序并行語句的綜合應(yīng)用。二、實(shí)訓(xùn)器材計(jì)算機(jī)與QuartusII丁具軟件。三、實(shí)訓(xùn)指導(dǎo)(-)實(shí)訓(xùn)原理1?純VIIDL描述設(shè)計(jì)下面是一種2位十進(jìn)制計(jì)數(shù)顯示譯碼電路的VHDL描述,其中2位十進(jìn)制計(jì)數(shù)是異步電路,編輯輸入下面代碼,并通過編譯與仿真。VHDL代碼如下:cntlO.vhd文件VIIDL文件代碼如下:LIBRARYieee;USEieee?stdlogicl164.ALL;USEieee?sld_logic_

2、unsigned.ALL;ENTITYcntlOISPORT(Clrn,Clk:INSTDLOGIC;q:OUTSTD丄0GIC_VECT0R(3DOWNTO0);Co:OUTSTD_LOGIC);ENDcntlO;ARCHITECTUREaOFcntlOISSIGNALtmp:STDLOGICVECTOR(3DOWNTO0);BEGINPROCESS(Clk,Clrn,tmp)BEGINIFClrn=0,THENtmp〈二〃0000〃;ELSIF(Clk'eventANDClk二'1')THENIF

3、tmp<9THENtmp<=tmp+l:ELSEtmp〈二〃0000〃;ENDIF;ENDIF;q<=tmp;ENDPROCESS;Co<=N0T(tmp(0)ANDtmp(3));ENDa;dccl7s.vhd文件VHDL文件代碼如下:LIBRARYieee;USEieee.std_logic_l164.ALL;ENTITYdccl7sISPORT(a:TNSTI)_LOGTC_VECTOR(3DOWNTO0);Lcd7s:OUTSTD_LOG1C_VECTOR(6DOWNTO0));ENDdecl

4、7s;ARCHITECTUREoneOFdecl7sTSBEGINPROCESS(A)BEGINCASEaISWHEN〃OOOO〃二>led7s〈二〃0111111〃;WHEN〃0001〃二>led7s〈二〃0000110〃;WHEN〃0010〃=>lcd7s〈=〃1011011〃;WHEN〃0011〃二>lcd7s〈二〃1001111〃;WHEN〃0100〃二>1ed7s〈二〃1100110〃;WHEN〃O101〃二>1ed7s〈二〃1101101〃;WHEN〃0110〃二>led7s〈二〃1111

5、101〃;WHEN〃O11r=>1ed7s〈二〃0000111〃;WHEN〃1000〃二>lcd7s〈二〃1111111〃;WHEN〃1001〃=>led7s〈=〃1101111〃;WHENOTHERS二〉1ed7s〈二〃0000000〃;ENDCASE;ENDPROCESS:ENDone;BCD_Disply.vhd文件VHDL文件代碼如下:LIBRARYieee;USEieee.std_logic_1164.ALL;ENTTTYBCD_DisplyTSPORT(Clrn,Clk:INSTD_LOG

6、IC;led7sl,led7sO:OUTSTD_LOGTC_VECTOR(6DOWNTO0));ENDBCD_Disply;ARCHITECTUREoneOFBCDJ)isplyTSCOMPONENTcntlOPORT(Clrn,Clk:INSTD_LOG1C;q:OUTSTI)_LOGTC_VECTOR(3DOWNTO0);Co:OUTSTD_LOG1C);ENDCOMPONENT;COMPONENTdecl7sPORT(a:TNSTD_LOGTC_VECTOR(3DOWNTO0):Lcd7s:OU

7、TSTD_LOG1C_VECTOR(6DOWNTO0));ENDCOMPONENT;SIGNALCo訂,coiO:STD_LOG!C;SIGNALqi1,qiO:STD_LOGIC_VECTOR(3DOWNTO0);BEGINcntO:cntlOPORTMAP(Clrn,Clk,qiO,CoiO);cntl:cntlOPORTMAP(Clrn,CoiO,qil,Coil);decl7s0:decl7sPORTMAP(qiO,Led7s0);decl7sl:decl7sPORTMAP(qi1,Led7s

8、l);ENDone;1?混合描述設(shè)計(jì)試用VHDL設(shè)計(jì)輸入法設(shè)計(jì)底層文件cntlO.vhd和dccl7s.vhd,再用原理圖設(shè)計(jì)輸入法設(shè)計(jì)頂層文件BCD_Disply_go編譯仿真設(shè)計(jì)BCDDisplygo(-)實(shí)訓(xùn)步驟1.純VHDL描述設(shè)計(jì)(1)建立工程項(xiàng)冃。(1)建立VHDL文件,以頂層實(shí)體名為文件名。(2)設(shè)計(jì)輸入VHDL文件。(3)編譯VHDL文件。如果有錯(cuò)誤,檢查并糾正錯(cuò)誤,直至最后通過。(4)仿真VHDL文件。認(rèn)真核對(duì)輸入/輸出波形,檢查設(shè)計(jì)的

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