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1、FPGA的LVDS介紹和xilinx原語的使用方法中文說明低壓差分傳送技術(shù)是基于低壓差分信號(LowVolt-agcDifferentialsignaling)的傳送技術(shù)，從一個電路板系統(tǒng)內(nèi)的高速信號傳送到不同電路系統(tǒng)之間的快速數(shù)據(jù)傳送都可以應(yīng)用低壓差分傳送技術(shù)來實現(xiàn)，其應(yīng)用正變得越來越重要。低壓差分信號相對于單端的傳送具有較高的噪聲抑制功能，其較低的電壓擺幅允許差分對線具有較高的數(shù)據(jù)傳輸速率，消耗較小的功率以及產(chǎn)生更低的電磁輻射。LVDS：LowVoltageDifferentialSignaling，低電壓差分信號。LVDS傳輸支持速率一般在155Mbps（大約為77MH
2、Z）以上。LVDS是一種低擺幅的差分信號技術(shù)，它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅(qū)動輸出實現(xiàn)了低噪聲和低功耗。差分信號抗噪特性從差分信號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時，在發(fā)送側(cè)，可以形象理解為：IN=IN+—IN-在接收側(cè)，可以理解為：IN+—IN-=OUT所以：OUT=IN在實際線路傳輸中，線路存在干擾，并且同時出現(xiàn)在差分線對上，在發(fā)送側(cè)，仍然是：IN=IN+—IN-線路傳輸干擾同時存在于差分對上，假設(shè)干擾為q，則接收則：(IN++q)—(IN-+q)=IN+—IN-=OUT所以：OUT=IN噪聲被抑止掉。上
3、述可以形象理解差分方式抑止噪聲的能力。From:美國國家半導(dǎo)體的《LVDS用戶手冊》P9FPGA中的差分管腳為了適用于高速通訊的場合，現(xiàn)在的FPGA都提供了數(shù)目眾多的LVDS接口。如Spartan-3E系列FPGA提供了下列差分標(biāo)準(zhǔn)：?LVDS?BusLVDS?mini-LVDS?RSDS?DifferentialHSTL(1.8V,TypesIandIII)?DifferentialSSTL(2.5Vand1.8V,TypeI)?2.5VLVPECLinputs所擁有的差分I/O管腳數(shù)目如下?From:Spartan-3EFPGAFamily:CompleteDataShe
4、etp5I/O管腳的命名方式：?From:Spartan-3EFPGAFamily:CompleteDataSheetp164From:Spartan-3EFPGAFamily:CompleteDataSheetp18Spartan-3E系列FPGA器件差分I/O接口輸入工作的特性參數(shù):?From:Spartan-3EFPGAFamily:CompleteDataSheetp126Spartan-3E系列FPGA器件差分I/O接口輸出工作的特性參數(shù):?From:Spartan-3EFPGAFamily:CompleteDataSheetp127Xilinx公司差分原語的使用（
5、原語，其英文名字為Primitive，是Xilinx針對其器件特征開發(fā)的一系列常用模塊的名字，用戶可以將其看成Xilinx公司為用戶提供的庫函數(shù)，類似于C++中的“cout”等關(guān)鍵字，是芯片中的基本元件，代表FPGA中實際擁有的硬件邏輯單元，如LUT，D觸發(fā)器，RAM等，相當(dāng)于軟件中的機器語言。在實現(xiàn)過程中的翻譯步驟時，要將所有的設(shè)計單元都轉(zhuǎn)譯為目標(biāo)器件中的基本元件，否則就是不可實現(xiàn)的。原語在設(shè)計中可以直接例化使用，是最直接的代碼輸入方式，其和HDL語言的關(guān)系，類似于匯編語言和C語言的關(guān)系。）關(guān)于Xilinx原語的詳細(xì)介紹，可以參考下面文章1）FPGA開發(fā)實用教程第4節(jié)Xil
6、inx公司原語的使用方法http://www.eefocus.com/article/08-03/37457s.html2）ISE的Help—sofewareManuals差分I/O端口組件1）??????????IBUFDS?IBUFDS原語用于將差分輸入信號轉(zhuǎn)化成標(biāo)準(zhǔn)單端信號，且可加入可選延遲。在IBUFDS原語中，輸入信號為I、IB，一個為主，一個為從，二者相位相反。IBUFDS的邏輯真值表所列，其中“-*”表示輸出維持上一次的輸出值，保持不變。表IBUFDS原語的輸入、輸出真值表IBUFDS原語的例化代碼模板如下所示：//IBUFDS:差分輸入緩沖器（Differen
7、tialInputBuffer）//適用芯片：Virtex-II/II-Pro/4,Spartan-3/3E//XilinxHDL庫向?qū)О姹荆琁SE9.1IBUFDS#(.DIFF_TERM("FALSE"),//差分終端，只有Virtex-4系列芯片才有，可設(shè)置為True/Flase.IOSTANDARD("DEFAULT")//指定輸入端口的電平標(biāo)準(zhǔn)，如果不確定，可設(shè)為DEFAULT)IBUFDS_inst(.O(O),//時鐘緩沖輸出.I(I),//差分時鐘的正端輸入，需要和頂層模塊的端口直接連接
