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1、維普資訊http://www.cqvip.com電子工藝技術(shù)第28卷第5期276ElectronicsProcessTechnology2007年9月高速電路的信號完整性研究侯傳教，孟濤，劉霞，王曉玉(空軍工程大學(xué)，西西安710077)摘要：信號完整性是高速電路設(shè)計(jì)的重要環(huán)節(jié)，討論了信號反射、信號過沖和下沖、接地跳動、串?dāng)_、定時抖動與信號遲延等影響高速電路信號完整性的主要因素，提出了在時域和頻域測量信號完整性測試主要指標(biāo)；給出了基于建模仿真解決信號完整性問題和基于電路合理布局和優(yōu)化設(shè)計(jì)解決信號完整性問題的方法
2、建議。關(guān)鍵詞：高速電路；信號完整性；測試；優(yōu)化設(shè)計(jì)中圖分類號：：TN710文獻(xiàn)標(biāo)識碼：A文章編號：1001—3474(2007)05—0276—04ResearchofSignalIntegrityinHighSpeedCircuitHOUChuan—jiao，MENGTao，LIUXia，WANGXiao—yu(TheAirForceEngineeringUniversity，Xian710077，China)Abstract．Signalintegrityinhigh—speedcircuitdesign
3、istheimportantpart．Discussthesignalre—fiection，signalover—shootandsignalunder—shoot，groundbounce，crosstalk，timingvibrationandsignaldelaywhicharemainfactorshavingimpactonsuchhigh—speedcircuitsignalintegrity．Themeasuringindicatorsofsignalintegrityisgiveninthe
4、timedomainandfrequencydomain；Proposethemethodsbasedonthemodelingandsimulationandbasedontheelectriccircuitreasonablelayoutandoptimizationofcir—cuitdesign．keywords：Highspeedcircuit；Signalintegrity；Test；OptimizationofdesignDocumentCode：AArticleID：1001—3474(200
5、7)05—0276—04信號完整性問題與信號時序、信號在傳輸線上線并不僅僅是電的導(dǎo)體，它在低頻段呈阻性，在中頻的傳輸延遲、信號波形的失真程度密切相關(guān)。破壞段呈容性，在高頻段呈感性，到甚高頻時則變成了輻了信號完整性將直接導(dǎo)致信號失真、定時錯誤，以及射天線。因此設(shè)計(jì)電路時，當(dāng)信號從源端傳輸?shù)截?fù)產(chǎn)生不正確數(shù)據(jù)、地址和控制信號，從而造成系統(tǒng)誤載端所需時間大于信號沿持續(xù)時間的5倍時，這時工作甚至導(dǎo)致系統(tǒng)崩潰。因此，在高速電路設(shè)計(jì)中的走線就應(yīng)該視為傳輸線，就要考慮傳輸線效應(yīng)，也應(yīng)全面考慮信號完整性問題，不僅要考慮時鐘線、
6、信就是說當(dāng)導(dǎo)體特性尺寸壓縮到0．5m以下時，集號線、電源分配和地線回路。還必須考慮噪聲容限、膚效應(yīng)使金屬表面電阻的下降比斷面電阻下降慢而負(fù)載匹配和傳輸線效應(yīng)等因素，把影響信號完整性造成信號完整性損傷。由距離過近的結(jié)構(gòu)產(chǎn)生的電的因素降到最低限度。從而保證設(shè)計(jì)產(chǎn)品的質(zhì)量，同容效應(yīng)隨著布線間距的減小而增大，將對信號的傳時也節(jié)約時間和資金。輸產(chǎn)生更大的影響。由引線尺寸和返回路徑所決定1高速電路設(shè)計(jì)中的信號完整性問題的電感效應(yīng)，成為封裝級和電路板級必須考慮的因信號完整性損傷的根源于電路的互連。連接導(dǎo)素。當(dāng)集成電路圖形線
7、寬小于0．5時，電感效應(yīng)作者簡介：侯傳教(1965一)，男，畢業(yè)于空軍電訊工程學(xué)院，副教授，主要從事電子技術(shù)應(yīng)用的研究工作。維普資訊http://www.cqvip.com2007年9月侯傳教等：高速電路的信號完整性研究277變得十分明顯，兩條平行走線間會存在明顯的互感，動和變化造成電路接地參考電平的偏移。接地跳動而一些噪聲會隨之耦合到邏輯電路中，使得信號呈由過流、電源或接地回路阻抗引起。現(xiàn)出與低頻設(shè)計(jì)中截然不同的現(xiàn)象，即信號完整性1．5定時抖動受損。仿真證實(shí)集成電路切換速度過高、端接元件當(dāng)數(shù)字信號在周期間包
8、含有微小的邊沿位置變的布設(shè)不正確、電路的互連不合理等都會引發(fā)信號動時，就會產(chǎn)生抖動。這種抖動將影響整個數(shù)位系完整性問題。信號完整性損傷主要包括信號過沖和統(tǒng)的定時準(zhǔn)確性和同步。下沖等以下幾種。1．6信號遲延1．1信號過沖和下沖信號遲延表明數(shù)據(jù)或時鐘信號沒有在規(guī)定的時過沖指信號跳變的第一個峰值(或谷值)超過間內(nèi)以一定的持續(xù)時間和幅度到達(dá)收端。集成電路規(guī)定值一對于上升沿是指最高電壓，而對于下降沿只能按規(guī)定
