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《綜合軟件SynplifyPro及應(yīng)用》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、第8章綜合軟件SynplifyPro及應(yīng)用8.1SynplifyPro簡介8.2SynplifyPro軟件的特點8.3SynplifyPro綜合設(shè)計8.4十進(jìn)制計數(shù)器SynplifyPro綜合設(shè)計應(yīng)用舉例本章內(nèi)容8.1SynplifyPro簡介綜合是數(shù)字EDA設(shè)計中重要的組成部分，綜合的作用是將用語言表示的HDL源程序轉(zhuǎn)換成相應(yīng)的門級電路網(wǎng)表。綜合軟件的優(yōu)劣直接決定了電路功能的實現(xiàn)、電路所占資源的以及多少電路的各項性能是否符合要求等。雖然這一切跟HDL程序設(shè)計的優(yōu)劣息息相關(guān)，但同樣的設(shè)計經(jīng)過不同的軟件綜合后可能有不同的結(jié)果，
2、所以好的綜合軟件能帶來事半功倍的效果。綜合軟件簡介目前主要的綜合軟件由以下幾大EDA軟件公司開發(fā)：Cadence、Synopsys、Synplicity和MentorCadence的綜合軟件主要應(yīng)用于ASIC設(shè)計，大多工作在工作站上SynplifyPro是Synplicity公司的FPGA綜合軟件，針對復(fù)雜可編程邏輯設(shè)計的FPGA綜合工具SynplifyPro支持VerilogHDL和VHDL硬件描述語言，支持各種FPGA廠商的FPGA產(chǎn)品8.2SynplifyPro的特點自動的時序優(yōu)化技術(shù)強(qiáng)大的綜合技術(shù)最優(yōu)化編碼方式的有限
3、狀態(tài)機(jī)開發(fā)技術(shù)較高的流水線技術(shù)EDA設(shè)計功能強(qiáng)大支持VerilogHDL、VHDL及混合語言的設(shè)計自動識別RAMSynplifyPro提供了和布局布線工具之間的native-link接口8.3SynplifyPro綜合設(shè)計邏輯綜合設(shè)計流程如下圖所示：SynplifyPro綜合設(shè)計流程打開SynplifyPro新建一個工程添加sourcefile代碼語法錯誤檢查綜合選項設(shè)置開始綜合綜合結(jié)果輸出以十進(jìn)制計數(shù)器的邏輯綜合設(shè)計為例：1.打開SynplifyPro（1）執(zhí)行FileNewProjectFile操作新建一個工程，并保存在
4、Elaoshisysthesis目錄下，默認(rèn)工程名為proj.prj2．新建一個工程2）也可執(zhí)行如下操作新建一個工程 點擊操作按鈕欄中的OpenProject，彈出如圖所示對話框，選擇NewProject，即可產(chǎn)生一個默認(rèn)名字為proj1.prj的工程，該工程的默認(rèn)路徑為Elaoshisysthesis。3．添加sourcefile（1）在新建工程下右擊選擇AddSourceFile....，將要綜合的counter_10.v文件加入工程中。(2)文件已被加入工程4．代碼語法錯誤檢查（1）執(zhí)行Run/SyntaxCh
5、eck進(jìn)行語法錯誤檢查，5．綜合選項設(shè)置（1）右擊rev_1選擇ImplementationOptions....進(jìn)行綜合選項的設(shè)置，如圖所示執(zhí)行ProjectImplementationOptions...進(jìn)行綜合選項的設(shè)置，如圖所示。彈出的對話框如如圖所示（2）器件選項設(shè)置（3）設(shè)置優(yōu)化選項（4）設(shè)置系統(tǒng)運(yùn)行頻率和約束文件（5）設(shè)置綜合運(yùn)行結(jié)果輸出選項在彈出的對話框里選擇ImplementationResults標(biāo)簽,設(shè)置如下（6）設(shè)置時序報告輸出 圖所示，在彈出的對話框里選擇TimingReport標(biāo)簽。(7)設(shè)置Ve
6、rilog選項 在彈出的對話框里選擇Verilog標(biāo)簽，圖所示：6．開始綜合(2)AnnotatingAnalystProperties（特性分析注釋），見圖（3）Mapping（映射），見圖。(4)Done（綜合完成），見圖。7．綜合結(jié)果輸出（1）RTLview，見圖。 圖綜合結(jié)果RTLview輸出(2)Gateview見圖。(3)門級網(wǎng)表（.vqm文件）見下表。綜合選項設(shè)置元器件選項設(shè)置設(shè)置包括所依賴的工藝庫以及器件映射選擇優(yōu)化選項設(shè)置設(shè)計的全局綜合優(yōu)化目標(biāo)選擇，依賴所選擇的工藝庫系統(tǒng)運(yùn)行頻率和約束文件設(shè)置.sdc文件為
7、自動生成的約束文件綜合運(yùn)行結(jié)果輸出選項設(shè)置開始綜合四個階段：編譯（Compiling）特性分析注釋（AnnotatingAnalystProperties）映射（Mapping）綜合完成（Done）8.4十進(jìn)制計數(shù)器的SynplifyPro綜合設(shè)計應(yīng)用舉例十進(jìn)制計數(shù)器前端設(shè)計VerilogHDL輸入Modelsim功能仿真十進(jìn)制計數(shù)器的SynplifyPro綜合設(shè)計十進(jìn)制計數(shù)器后端設(shè)計QuartusII7.1(32-Bit)布局布線Modelsim后端時序仿真VerilogHDL輸入Modelsim功能仿真仿真結(jié)果如下圖：十
8、進(jìn)制計數(shù)器前端設(shè)計十進(jìn)制計數(shù)器的SynplifyPro綜合設(shè)計RTL級仿真結(jié)果如下：輸出.vqm文件，用于布局、布線QuartusII7.1(32-Bit)布局布線新建一個工程，將綜合后的counter_10.vqm文件加入工程中，第三方EDA仿真工具選擇Modelsim-Altera，器
