文本輸入設(shè)計方法

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1、VHDL文本編輯流程陳勁松2007-03-22操作步驟：打開MAX+PLUSII10.2雙擊建立新文件：單擊OK單擊選擇文本編輯單擊輸入文件名選擇文件夾選擇擴(kuò)展名單擊保存文件：指定項目名稱：圖4選擇文件夾（要與文件在同一文件夾）輸入項目名（無擴(kuò)展名）單擊插入鏈接庫聲明樣本：單擊選擇LibraryClause及UseClause單擊更改鏈接庫名稱：在maxplus2vhdl87或maxplus2vhdl93目錄中有ieee、altera、lpm、std四個子目錄，提供的功能如表1所示，選定要引用的鏈接庫后將圖4中的“__libra

2、ry_name”換成目錄名稱，“__package_name”換成套件名稱。如下圖所示：插入結(jié)果更改鏈接庫結(jié)果：圖5表1鏈接庫與套件插入樣本：單擊單擊選擇創(chuàng)建實(shí)體EntityDeclaration更改名稱：更改電路名稱與文件名稱相同此處可不設(shè)類屬表，刪除更改腳位名稱更改電路名稱與文件名稱相同更改結(jié)果邏輯描述：選擇引入結(jié)構(gòu)體ArchitectureBody更改電路名稱與文件名稱相同定義數(shù)據(jù)類型輸入設(shè)計功能描述語句在begin與end間描述電路，如下圖所示：一個半加器的設(shè)計結(jié)果：保存編譯：編譯界面及結(jié)果：創(chuàng)建電路符號：創(chuàng)建電路符號界面及結(jié)果

3、：創(chuàng)建電路包含文件，供其它VHDL編輯時使用：創(chuàng)建電路包含文件界面及結(jié)果：包含文件是供其它VHDL編輯時使用的。時間分析：時間分析結(jié)果：VHDL仿真流程陳勁松2007-03-24打開文件，選取*.vhd：保存編譯：進(jìn)入波形編輯窗口：引入輸入輸出腳：點(diǎn)擊List、按“=>”將B[I]、A[I]、S[o]、C[o]移到右面，點(diǎn)擊OK：設(shè)定時間周期：設(shè)定時間設(shè)定輸入腳時鐘狀況：單擊此處、選定時鐘信號此處設(shè)為1單擊OK單擊引腳B，使其變?yōu)楹谏珕螕舸颂?設(shè)為高電平單擊引腳A，使其變?yōu)楹谏瓿稍O(shè)置后保存（不能更改文件名）仿真：單擊單擊開始仿真仿真結(jié)

4、果單擊查看仿真波形仿真結(jié)果：移動時標(biāo)查看不同點(diǎn)的輸入輸出值輸入輸出值觀察輸入輸出結(jié)果、編輯說明文本：點(diǎn)擊輸入仿真值目標(biāo)器件的選擇與管腳鎖定陳勁松2007-03-26選擇器件：為配合實(shí)驗(yàn)箱，此處只能選擇FLEX10K系列及其中EPF10K10LC84-4將此處的“√”取消管腳鎖定：點(diǎn)擊視圖區(qū)，在此區(qū)域顯示管腳鎖定情況節(jié)點(diǎn)顯示區(qū)，顯示沒有鎖定的輸入輸出信號及內(nèi)部節(jié)點(diǎn)分別控制顯示區(qū)顯示：最后編譯器編譯的結(jié)果或當(dāng)前分配情況按下鼠標(biāo)左鍵，將信號引腳拖到想鎖定的管腳上。關(guān)于本實(shí)驗(yàn)箱上各開關(guān)及顯示器件與EPF10K10的關(guān)系見實(shí)驗(yàn)指導(dǎo)書P27重新編譯

5、：點(diǎn)擊點(diǎn)擊編譯后的結(jié)果管腳鎖定后的結(jié)果完成此步后需重新進(jìn)行編譯，若正確，可進(jìn)行后面的操作器件編程與配置陳勁松2007-03-26連接硬件：將電纜一端插入主機(jī)LPT1；另一端插入系統(tǒng)板，接通電源。下載程序：點(diǎn)擊1點(diǎn)擊2下載結(jié)果：結(jié)束