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1、物理與電子科學學院實驗報告湖南文理學院姓名：彭仕林學號：201111020205成績：批閱教師簽字：組號：2學院：物理與電子科學學院年級：大三專業(yè)：電子信息科學與技術課程名稱：EDA技術實驗日期：_____________一、實驗名稱1位全加器VHDL文本輸入設計二、實驗目的學習QuartusII軟件的應用軟件的應用，以及元件例化語句，進一步熟悉VHDL設計技術。三、實驗儀器QuartusII軟件、《E-Play-SOPC教學實驗箱》四、實驗原理及原理圖五、實驗程序半加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderISPO
2、RT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDhalf_adder;ARCHITECTUREhalf1OFhalf_adderISSIGNALc,d:STD_LOGIC;BEGINc<=aORb;d<=aNANDb;co<=NOTd;s<=cANDd;ENDhalf1;全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfulladderISPORT(a,b,cin:INSTD_LOGIC;sum,co:OUTSTD_LOGIC;M:outstd_logic_vector(3downto0));ENDfull
3、adder;ARCHITECTUREfull1OFfulladderISCOMPONENThalf_adderPORT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALu0_co,u0_s,u1_co:STD_LOGIC;BEGINM<="0001";U0:half_adderPORTMAP(a,b,u0_s,u0_co);U1:half_adderPORTMAP(u0_s,cin,sum,u1_co);co<=u0_coORu1_co;ENDfull1;六、實驗步驟（1）、打開QuartusII軟件。（2）、選擇路徑。選擇Fil
4、e/NewProjectWizard，指定工作目錄,指定工程和頂層設計實體稱。（3）、添加設計文件。將設計文件加入工程中。單擊“Next”，如果有已經(jīng)建立好的VHDL或者原理圖等文件可以在Filename中選擇路徑然后添加，或者選擇AddAll添加所有可以添加的設計文件（.VHDL,.Verilog原理圖等）。（4）、選擇FPGA器件。Family選擇CycloneII，Availabledevice選EP2C35F484C8,Packge選擇Any，PinCount選擇484，Speedgrade選擇Any；點擊“Next”。（5）、選擇外部綜合器、仿真器和時序分析器。默認使用Quart
5、usII自帶的工具。（6）、結束設置。單擊“Next”，彈出“工程設置統(tǒng)計”窗口，上面列出了工程的相關設置情況。最后單擊“Finish”，結束工程設置。（7）、建立VHDL原文件。選擇菜單“File”à“New…”。VHDL原文件編輯完后，選擇File/Save，選擇和工程相同的文件名。點擊“保存”，文件就被添加進工程當中。（8）、添加文件到工程中。VHDL原文件編輯完后，選擇File/Save，選擇和工程相同的文件名。點擊“保存”，文件就被添加進工程當中。（9）、編譯。選擇Processing/Start/StartAnalysis&Synthesis，進行綜合。（10）仿真結果（11）
6、、添加管腳信息。選擇Assignments/AssignmentEditor在Edit中選擇NodeFider，在NodeFider中選擇List顯示所有節(jié)點信息，然后全部選中。為每個節(jié)點分配引腳。（12）、下載。下載可以選擇JTAG方式，選擇Tool/Programmer，選擇JTAG下載方式，選擇AddFile，添加.sof文件，并選中Program/Configure,點擊“Start”后開始下載。第一次使用下載時，首先點擊“HardwareSetup...”，打開HardwareSetup對話框，然后點擊AddHardware，選擇USB—方式。七、實驗連線
