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《QuartusII的VHDL文本設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在應(yīng)用文檔-天天文庫。
1、QuartusII的VHDL文本設(shè)計（上機實訓(xùn)）一、實驗?zāi)康模?．熟悉QuartusⅡ的VHDL文本設(shè)計流程。2．熟悉VHDL編程的基本方法。二、實驗設(shè)備：1.計算機2.QuartusⅡ軟件三、實驗內(nèi)容1、利用QuartusⅡ完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測試等步驟。2、利用QuartusⅡ完成觸發(fā)器的文本編輯輸入和仿真測試等步驟。給出程序設(shè)計、軟件編譯、仿真分析、硬件測試及詳細實驗過程。四、實驗步驟（1）2選1多路選擇a.在QuartusⅡ文本環(huán)境下，打開新文件，編寫2選1多路選擇器的
2、VHDL源程序并保存。其程序如下：ENTITYmux21aISPORT(a,b,s:INBIT;Y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;b.對源程序進行編譯，按照提示進行修改，直到編譯通過。c.對編譯通過的程序進行仿真，分析并記錄仿真波形。其仿真波形圖如下圖所示仿真時序圖RTL仿真電路圖3（2
3、）觸發(fā)器a.在QuartusⅡ文本環(huán)境下，打開新文件，編寫D觸發(fā)器的VHDL源程序并保存。其程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK,D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=
4、Q1;ENDbhv;b.對源程序進行編譯，按照提示進行修改，直到編譯通過。c.對編譯通過的程序進行仿真，分析并記錄仿真波形。其仿真波形圖如下圖所示仿真時序圖RTL仿真電路圖3五、思考題1、與軟件描述語言相比，VHDL有什么特點?2、歸納利用QuartusII進行VHDL文本輸入設(shè)計的流程：從文件輸入一直到SignalTapII測試。1答：編譯器將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種CPU而不能移植，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜
5、合器將VHDL程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將VHDL(硬件描述語言)表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“翻譯”，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。2答：1建立工作庫文件夾和編輯設(shè)計文件；2創(chuàng)建工程；3編譯前設(shè)置；4全程編譯；5時序仿真；6引腳鎖定；7配置文件下載；8打開SignalTapII編輯窗口；9調(diào)入
6、SignalTapII的待測信號；10SignalTapII參數(shù)設(shè)置；11SignalTapII參數(shù)設(shè)置文件存盤；12帶有SignalTapII測試信息的編譯下載；13啟動SignalTapII進行采樣與分析；14SignalTapII的其他設(shè)置和控制方法。3
