《VHDL設(shè)計(jì)初步》PPT課件(I)

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1、EDA技術(shù)實(shí)用教程第4章VHDL設(shè)計(jì)初步4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-1mux21a實(shí)體4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-2mux21a結(jié)構(gòu)體4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHI

2、TECTUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y

3、:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-3mux21a功能時(shí)序波形4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明【例4-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_m

4、idata_type);ENDENTITYe_name;1.實(shí)體表達(dá)2.實(shí)體名3.端口語(yǔ)句和端口信號(hào)名4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明4.端口模式IN輸入端口，定義的通道為單向只讀模式OUT輸出端口，定義的通道為單向輸出模式INOUT定義的通道確定為輸入輸出雙向端口BUFFER緩沖端口，其功能與INOUT類似4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明5.數(shù)據(jù)類型6.結(jié)構(gòu)體表達(dá)【例4-5】ARCHITECTUREarch_nameOFe_nameIS[說(shuō)明語(yǔ)句]BEGIN(功能描述語(yǔ)句)ENDARCHITECT

5、UREarch_name；4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明7.賦值符號(hào)和數(shù)據(jù)比較符號(hào)賦值符“<=”表式中的等號(hào)“=”沒(méi)有賦值的含義，只是一種數(shù)據(jù)比較符號(hào)。IFaTHEN...--注意，a的數(shù)據(jù)類型必須是booleanIF(s1='0')AND(s2='1')OR(c

6、0.WHEN_ELSE條件信號(hào)賦值語(yǔ)句賦值目標(biāo)<=表達(dá)式WHEN賦值條件ELSE表達(dá)式WHEN賦值條件ELSE...表達(dá)式；z<=aWHENp1='1'ELSEbWHENp2='1'ELSEc;4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說(shuō)明11.進(jìn)程語(yǔ)句和順序語(yǔ)句在一個(gè)結(jié)構(gòu)體中可以包含任意個(gè)進(jìn)程語(yǔ)句結(jié)構(gòu)，所有的進(jìn)程語(yǔ)句都是并行語(yǔ)句，而由任一進(jìn)程PROCESS引導(dǎo)的語(yǔ)句（包含在其中的語(yǔ)句）結(jié)構(gòu)屬于順序語(yǔ)句。12.文件取名和存盤4.2寄存器描述及其VHDL語(yǔ)言現(xiàn)象4.2.1D觸發(fā)器的VHDL描述KX康芯科技【例4-6】LIBRARYIEEE;USEIEEE.

7、STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn)BEGINPROCESS(CLK,D)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--將內(nèi)部的暫存數(shù)