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《誤碼率論文：基于FPGA的信道誤碼測試儀設計與實現(xiàn)》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在工程資料-天天文庫。
1、誤碼率論文：基于FPGA的信道誤碼測試儀設計與實現(xiàn)【中文摘要】誤碼率是評價數(shù)據(jù)傳輸設備及其信道工作質(zhì)量的一個重要指標，而誤碼儀作為通信系統(tǒng)可靠性測量工具，主要用于傳輸設備的生產(chǎn)調(diào)試、檢驗、以及日常維護、維修中。本論文是結(jié)合一個實際課題進行的，其是基于的FPGA+DSP數(shù)字信號處理技術(shù)，設計并實現(xiàn)一個適用于多種網(wǎng)系的信道誤碼測試儀。測試儀在傳統(tǒng)誤碼儀的基礎上，實現(xiàn)了以下功能。第一,測試儀帶有配套的各種接口，能夠與不同的通信系統(tǒng)連接，適應多種接口的測試要求。第二，測試儀輸出的碼流速度是可調(diào)的，范圉從32kb/s到8192kb/so第三，
2、測試儀可以手動插入信道模擬單元，實現(xiàn)具有隨機分布特性、一定誤碼率的信道誤碼和具有相應延遲時間的信道延遲。第四，測試儀采用觸摸屏作為人機交互單元，具有智能直觀的實時顯示機制，使用戶能夠及時觀測到測試儀統(tǒng)計出的誤碼參數(shù)。本文詳細介紹了信道誤碼測試系統(tǒng)的總體設計方案，利用VHDL語言在FPGA芯片上完成了信號處理單元的功能設計和實現(xiàn),包括以下兒個方面：1、選擇相應接口、工作速率和信號碼型；2、生成符合設定幀結(jié)構(gòu)的測試系列；3、對接收到的信號進行同步判別和誤碼檢測；4、模擬信道功能，實現(xiàn)信道誤碼和信???【英文摘要】BitErrorRate
3、(BER)isveryvaluableandimportanttoevaluatetheperformanceofcommunicationtransmissiondevicesorthequalityofatransmissionsystem.AndtheBERtesterisusedintheproductiondebugging,testing,inspectingandday-to-daymaintenancefortransmissionequipment,whichisusedasdetectiontoolforreli
4、abilityofacommunicationsystem.Thisdissertationcomesfromapracticalresearchproject.ThepurposeistodesignandrealizeaBERtesterincommunicationchannel,whichcan…【索購全文找豐】139938848138113721同吋提供論文寫作一對一輔導和論文發(fā)表服務?！娟P鍵詞】誤碼率信道誤碼測試儀FPGAVHDL語言幀結(jié)構(gòu)【英文關鍵詞】BitErrorRateBERtesterincommunicati
5、onchannelFPGAVHDLlanguageFramestructure【IB錄】基于FPGA的信道誤碼測試儀設計與實現(xiàn)致謝5-6中文摘要6-7ABSTRACT7目錄8-101引言10-141.1研究背景及意義10-111.2國內(nèi)外研究現(xiàn)狀11-121.3論文研究內(nèi)容和組織結(jié)構(gòu)12-142FPGA芯片及其開發(fā)工具介紹14-262.1FPGA簡介14-192.1.1FPGA的結(jié)構(gòu)特征14-162.1.2FPGA配置模式和基本特點162.1.3主流的FPGA芯片廠商及其代表產(chǎn)品16-182.1.4Spartan-3E芯片介紹18-
6、192.2FPGA開發(fā)所需工具19-212.2.1硬件描述語言一VHDL192.2.2開發(fā)平臺一1SE9.2i19-202.2.3仿真軟件一Modelsim20-212.2.4在線邏輯分析儀—ChipScope22-232.3.2編寫Testbench和功能仿真232.3.3綜合及時序分析232.3.4實現(xiàn)23-242.3.5加載配置與調(diào)試24-263信道誤碼測試系統(tǒng)總體方案26-363.1系統(tǒng)總體結(jié)構(gòu)26-273.2系統(tǒng)設計原理27-283.3FPGA單元功能設計28-323.3.1信號源單元功能29-303.3.2信道模擬單元功
7、能30-323.4FPGA部分接口關系32-353.4.1與DSP之間的接口32-343.4.2與接口控制單元之間的接口34-353.5FPGA的模塊化設計35-364信號源模塊設計36-604.1rv35_a_el_top模塊36-504.1.1發(fā)送端-時鐘設計實現(xiàn)38-394.1.2發(fā)送端-幀結(jié)構(gòu)設計實現(xiàn)39-434.1.3發(fā)送端-m序列43-444.1.4接收端-接收同步檢測模塊44-494.1.5接收端-測試結(jié)果顯示標志模塊49-504.2E2_top模塊50-554.2.1G.704幀結(jié)構(gòu)模塊51-534.2.2G.742
8、幀結(jié)構(gòu)模塊53-554.3數(shù)據(jù)記錄55-604.3.1TP核簡介55-564.3.2數(shù)據(jù)記錄模塊56-605信道模擬模塊設計60-645.1signalchannel_top（信道模擬模塊）60-635.1.1信道誤碼模擬60-625
