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《針對(duì)IO的緩沖器版圖設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫(kù)。
1、《集成電路版圖設(shè)計(jì)》實(shí)驗(yàn)（二）:針對(duì)10的緩沖器版圖設(shè)計(jì)—?實(shí)驗(yàn)內(nèi)容參考課程教學(xué)中互連部分的有關(guān)講解，根據(jù)下圖所示，假設(shè)輸出負(fù)載為5PF,單位寬長(zhǎng)比的PMOS等效電阻為31Kfl,單位寬長(zhǎng)比的NMOS等效電阻為13KQ；假設(shè)柵極和漏極單位面積（un?）電容值均為1伍，假設(shè)輸入信號(hào)IN、EN是理想階躍信號(hào)。與非門(mén)、或非門(mén)可直接調(diào)用LEDIT標(biāo)準(zhǔn)單元庫(kù)，在此基礎(chǔ)上，設(shè)計(jì)完成輸出緩沖部分，要求從輸入IN到OUT的傳播延遲時(shí)間盡量短，可滿足30MHz時(shí)鐘頻率對(duì)信號(hào)傳輸速度的要求（T=2Tp）。二.實(shí)驗(yàn)要求要求：實(shí)驗(yàn)報(bào)告要涵蓋分析計(jì)
2、算過(guò)程EnVddooEnS■圖1■常用于10的三態(tài)緩沖器三、實(shí)驗(yàn)分析為了滿足時(shí)鐘頻率對(duì)信號(hào)傳輸速度的要求，通過(guò)計(jì)算與非門(mén)和或非門(mén)的故壞延時(shí)，再用全局的時(shí)鐘周期減去最壞的延時(shí)，就得到了反相器的應(yīng)該滿足的延時(shí)要求，可以得到反和器N管和P管寬度應(yīng)該滿足什么要求。標(biāo)準(zhǔn)與非門(mén)和或非門(mén)的電容、電阻可以通過(guò)已知條件算出。由于與非門(mén)、或非門(mén)可直接調(diào)用LEDIT標(biāo)準(zhǔn)單元庫(kù)，所以木設(shè)計(jì)的關(guān)鍵在于后級(jí)反相器的設(shè)計(jì)上(通過(guò)調(diào)整反相器版圖的寬長(zhǎng)比等)，以滿足題冃對(duì)電路延時(shí)的要求。由于輸入信號(hào)IN和是理想的階躍信號(hào)，所以輸入的延時(shí)影響不用考慮。所以計(jì)
3、算的重點(diǎn)在與非門(mén)和或非門(mén)的延時(shí)，以及輸出級(jí)的延時(shí)。對(duì)于與非門(mén)，或非門(mén)的延時(shí),由于調(diào)用的是標(biāo)準(zhǔn)單元，所以它的延時(shí)通過(guò)提取標(biāo)準(zhǔn)單元的尺寸進(jìn)行佔(zhàn)算，輸出級(jí)的尺寸則根據(jù)延時(shí)的要求進(jìn)行設(shè)計(jì)。四.分析計(jì)算計(jì)算過(guò)程:(1)全局延時(shí)要求為:30MHz的信號(hào)的周期為T(mén)=1/f=33ns；全局延時(shí)對(duì)Tp的取值耍求，Tp<1/2*T=16.7ns；所用到的標(biāo)準(zhǔn)單元如下圖所示:BF::.pTra9fJ?11嚎摻攥摻Isbbwb[■■1??.???.!?.?!????丿.?!????.!?.?!????.!???..??UlLU-5J1i?#z^/
4、K圖2?與非門(mén)和或非門(mén)標(biāo)準(zhǔn)單元版圖通過(guò)在ledit軟件中使用尺子測(cè)量與非門(mén)和或非門(mén)的晶體管的尺寸，得到了L二2um,W=28um,漏極的長(zhǎng)度為L(zhǎng)D=6urriopmos和nmos采用的是等尺寸的。NMOS的電阻為：Rn=13kQ/(w/l)n=13kQ/14=0.93kQPMOS的電阻為：Rp=31kQ/(w/l)p=31kQ/14=2.2kQ柵極的寄生電容為Cg=2x28x1fF=56fF漏極的寄生電容為Cd=6x28x1fF=168fF分別計(jì)算與非門(mén)和或非門(mén)的上拉和下拉網(wǎng)絡(luò)的延遲時(shí)間，以找到最壞路徑的延時(shí)，將最壞延時(shí)
5、確定這一級(jí)的延時(shí)。CL為后級(jí)pmos的柵極電容，由于柵極電容的量級(jí)一般在fF量級(jí)，從上面的結(jié)果知道，柵電容為56fF,對(duì)其延時(shí)影響有限，所以我們忽略柵電容的影響，只計(jì)算無(wú)負(fù)載延時(shí)。(3)計(jì)算與非門(mén)的無(wú)負(fù)載延時(shí)VDQ01.圖三?與非門(mén)管級(jí)電路圖1、與非門(mén)下拉網(wǎng)絡(luò)的無(wú)負(fù)載延時(shí)，即C1通過(guò)一個(gè)MOS管放電加上C2通過(guò)兩個(gè)MOS管的放電時(shí)間：Tphl二0.69*(0.93kQ*168fF+(0.93kQ+0.93kQ)*168fF)二0.32ns2、與非門(mén)上拉網(wǎng)絡(luò)的最壞延遲時(shí)間即單管導(dǎo)通的延時(shí):TpUi=O.68x2.3kQxl6
6、8fF=0.256ns；所以比較可知與非門(mén)的最壞延時(shí)為下拉時(shí)間Tphl-O.32ns；（4）或非門(mén)的無(wú)負(fù)載延時(shí)VDDGND圖4?或非門(mén)的管級(jí)電路圖1、或非門(mén)下拉網(wǎng)絡(luò)的故大延遲即單管導(dǎo)通延遲:Tphl=O.69*0.93kQ*168fF二0.108ns；2、或非門(mén)上拉網(wǎng)絡(luò)的最大延遲：Tpui=0.69*(2?3kQxl68fF+(2.3kQ+2.3kQ)xl68fF)=0.765ns；所以比較可知或非門(mén)的最大延時(shí)TpmfO.765nso可見(jiàn)：與非門(mén)和或非門(mén)的最壞延時(shí)由或非門(mén)的上拉網(wǎng)絡(luò)決定，其無(wú)負(fù)載的延時(shí)為0.765nso實(shí)際
7、中或非門(mén)的下級(jí)負(fù)載是反相器NM0S的柵極電容，從上面的結(jié)果知道，柵電容為56fF,可知柵極電容是比較小的，取一個(gè)適當(dāng)?shù)臇烹娙葜祃OOfFo(5)輸出級(jí)的延時(shí)應(yīng)該滿足的數(shù)值當(dāng)負(fù)載電容為100fF時(shí)的延時(shí)為：Tp薩0.69*(2*Ry*Cg)=0.69*2*2.2*10八3*100*10八(-15)=0.304ns得到反相器前的最壞延遲為：tp二Tplh+Tp柢二0.765ns+0?304ns二1.093ns所以輸出級(jí)的延時(shí)應(yīng)該小于16.7ns-l.093ns二15.607ns。(6)反相器尺寸的確定由于漏極電容的量級(jí)在fF量
8、級(jí)，所以，輸出的電容負(fù)載近似的認(rèn)為僅有CL二5pf提供。1、設(shè)PMOS的柵寬為Wp,柵長(zhǎng)由工藝決定2um,所以上拉網(wǎng)絡(luò)延時(shí)應(yīng)該滿足的關(guān)系為：0?69*31kQ/(Wp/2)*5*10“(-12)F〈15?607ns得到:WP>13.705umo2、設(shè)NMOS的柵寬為禮，柵長(zhǎng)由工藝決定2um,所以上拉網(wǎng)絡(luò)
