針對IO的緩沖器版圖設(shè)計(jì).doc

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1、.《集成電路版圖設(shè)計(jì)》實(shí)驗(yàn)(二):針對IO的緩沖器版圖設(shè)計(jì)一.實(shí)驗(yàn)內(nèi)容參考課程教學(xué)中互連部分的有關(guān)講解,根據(jù)下圖所示,假設(shè)輸出負(fù)載為5PF,單位寬長比的PMOS等效電阻為31KΩ,單位寬長比的NMOS等效電阻為13KΩ;假設(shè)柵極和漏極單位面積(um2)電容值均為1fF,假設(shè)輸入信號IN、EN是理想階躍信號。與非門、或非門可直接調(diào)用LEDIT標(biāo)準(zhǔn)單元庫,在此基礎(chǔ)上,設(shè)計(jì)完成輸出緩沖部分,要求從輸入IN到OUT的傳播延遲時(shí)間盡量短,可滿足30MHz時(shí)鐘頻率對信號傳輸速度的要求(T=2Tp)。二.實(shí)驗(yàn)要

2、求要求:實(shí)驗(yàn)報(bào)告要涵蓋分析計(jì)算過程VDDInEnEnOut圖1.常用于IO的三態(tài)緩沖器word范文.三、實(shí)驗(yàn)分析為了滿足時(shí)鐘頻率對信號傳輸速度的要求,通過計(jì)算與非門和或非門的最壞延時(shí),再用全局的時(shí)鐘周期減去最壞的延時(shí),就得到了反相器的應(yīng)該滿足的延時(shí)要求,可以得到反相器N管和P管寬度應(yīng)該滿足什么要求。標(biāo)準(zhǔn)與非門和或非門的電容、電阻可以通過已知條件算出。由于與非門、或非門可直接調(diào)用LEDIT標(biāo)準(zhǔn)單元庫,所以本設(shè)計(jì)的關(guān)鍵在于后級反相器的設(shè)計(jì)上(通過調(diào)整反相器版圖的寬長比等),以滿足題目對電路延時(shí)的要求。

3、由于輸入信號IN和是理想的階躍信號,所以輸入的延時(shí)影響不用考慮。所以計(jì)算的重點(diǎn)在與非門和或非門的延時(shí),以及輸出級的延時(shí)。對于與非門,或非門的延時(shí),由于調(diào)用的是標(biāo)準(zhǔn)單元,所以它的延時(shí)通過提取標(biāo)準(zhǔn)單元的尺寸進(jìn)行估算,輸出級的尺寸則根據(jù)延時(shí)的要求進(jìn)行設(shè)計(jì)。四、分析計(jì)算計(jì)算過程:(1)全局延時(shí)要求為:30MHz的信號的周期為T=1/f=33ns;全局延時(shí)對Tp的取值要求,Tp<1/2*T=16.7ns;(2)標(biāo)準(zhǔn)單元延時(shí)的計(jì)算:word范文.所用到的標(biāo)準(zhǔn)單元如下圖所示:圖2.與非門和或非門標(biāo)準(zhǔn)單元版圖通過

4、在ledit軟件中使用尺子測量與非門和或非門的晶體管的尺寸,得到了L=2um,W=28um,漏極的長度為LD=6um。pmos和nmos采用的是等尺寸的。NMOS的電阻為:Rn=13kΩ/(w/l)n=13kΩ/14=0.93kΩPMOS的電阻為:Rp=31kΩ/(w/l)p=31kΩ/14=2.2kΩ柵極的寄生電容為Cg=2′28′1fF=56fF漏極的寄生電容為Cd=6′28′1fF=168fFword范文.分別計(jì)算與非門和或非門的上拉和下拉網(wǎng)絡(luò)的延遲時(shí)間,以找到最壞路徑的延時(shí),將最壞延時(shí)確定

5、這一級的延時(shí)。CL為后級pmos的柵極電容,由于柵極電容的量級一般在fF量級,從上面的結(jié)果知道,柵電容為56fF,對其延時(shí)影響有限,所以我們忽略柵電容的影響,只計(jì)算無負(fù)載延時(shí)。(3)計(jì)算與非門的無負(fù)載延時(shí)圖三.與非門管級電路圖1、與非門下拉網(wǎng)絡(luò)的無負(fù)載延時(shí),即C1通過一個(gè)MOS管放電加上C2通過兩個(gè)MOS管的放電時(shí)間:TPHL=0.69*(0.93kΩ*168fF+(0.93kΩ+0.93kΩ)*168fF)=0.32nsword范文.2、與非門上拉網(wǎng)絡(luò)的最壞延遲時(shí)間即單管導(dǎo)通的延時(shí):TPLH=0

6、.68′2.3kΩ′168fF=0.256ns;所以比較可知與非門的最壞延時(shí)為下拉時(shí)間TPHL=0.32ns;(4)或非門的無負(fù)載延時(shí)圖4.或非門的管級電路圖1、或非門下拉網(wǎng)絡(luò)的最大延遲即單管導(dǎo)通延遲:TPHL=0.69*0.93kΩ*168fF=0.108ns;2、或非門上拉網(wǎng)絡(luò)的最大延遲:TPLH=0.69*(2.3kΩ′168fF+(2.3kΩ+2.3kΩ)′168fF)=0.765ns;所以比較可知或非門的最大延時(shí)TPLH=0.765ns。word范文.可見:與非門和或非門的最壞延時(shí)由或非

7、門的上拉網(wǎng)絡(luò)決定,其無負(fù)載的延時(shí)為0.765ns。實(shí)際中或非門的下級負(fù)載是反相器NMOS的柵極電容,從上面的結(jié)果知道,柵電容為56fF,可知柵極電容是比較小的,取一個(gè)適當(dāng)?shù)臇烹娙葜?00fF。(5)輸出級的延時(shí)應(yīng)該滿足的數(shù)值當(dāng)負(fù)載電容為100fF時(shí)的延時(shí)為:TP柵=0.69*(2*RP*Cg)=0.69*2*2.2*10^3*100*10^(-15)=0.304ns得到反相器前的最壞延遲為:tp=TPLH+TP柵=0.765ns+0.304ns=1.093ns所以輸出級的延時(shí)應(yīng)該小于16.7ns-

8、1.093ns=15.607ns。(6)反相器尺寸的確定由于漏極電容的量級在fF量級,所以,輸出的電容負(fù)載近似的認(rèn)為僅有CL=5pf提供。1、設(shè)PMOS的柵寬為Wp,柵長由工藝決定2um,所以上拉網(wǎng)絡(luò)延時(shí)應(yīng)該滿足的關(guān)系為:0.69*31kΩ/(WP/2)*5*10^(-12)F<15.607ns得到:WP>13.705um。word范文.2、設(shè)NMOS的柵寬為Wn,柵長由工藝決定2um,所以上拉網(wǎng)絡(luò)延時(shí)應(yīng)該滿足的關(guān)系為:0.69*13kΩ/(Wn/2)*5*10^(-12)F<15

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